JP2004165378A - 半導体装置 - Google Patents
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Abstract
【課題】保護対象回路の回路構成の解析を防止し、保護対象回路の模倣、複製、及び情報の改善を困難にする半導体装置の提供。
【解決手段】回路構成の模倣、複製等から保護すべき集積回路１０Ａ，１０Ｂが基板４上に形成されており、これらの集積回路１０Ａ，１０Ｂと接続された実配線１１，１２を含む実配線層５ａ，５ｂを備えるとともに、実配線層５ａ，５ｂに含まれる実配線１１，１２と接続されていない疑似配線１５，１６を含む疑似配線層５ｃ，５ｄを備えている。
【選択図】 図２
【解決手段】回路構成の模倣、複製等から保護すべき集積回路１０Ａ，１０Ｂが基板４上に形成されており、これらの集積回路１０Ａ，１０Ｂと接続された実配線１１，１２を含む実配線層５ａ，５ｂを備えるとともに、実配線層５ａ，５ｂに含まれる実配線１１，１２と接続されていない疑似配線１５，１６を含む疑似配線層５ｃ，５ｄを備えている。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、保護対象回路の回路構成の解析を防止し、保護対象回路の模倣、複製、及び情報の改善を困難にする半導体装置に関する。
【０００２】
【従来の技術】
半導体装置は、一般に多数の半導体素子を基板上に備えており、夫々の半導体素子間を配線により接続した構成としている。このような半導体装置に含まれる半導体素子は、湿気、応力、放射線等の外界の影響により劣化することが知られている。そこで、保護対象とすべき回路（以下、保護対象回路と称する）を酸化シリコン又は窒化シリコン等の絶縁性を有する保護膜で覆い、湿気混入による誤動作、応力による特性変化等を防止するようにしている。
また、前記保護対象回路は、開発に長時間を要したもの、独創性に優れたものも含まれることがあり、他者により模倣、複製がされないようにしておくことが望ましい。また、前記保護対象回路には、重要な情報が記憶された記憶素子も含まれる場合があり、前記情報が改竄されないようにしておくことが望ましい。
【０００３】
しかしながら、前述の保護膜は、保護対象回路を外界からの影響から保護する目的で配設されており、光学的には可視光又は遠赤外線に対して透過性が良好なものが多く、可視光顕微鏡又はＩＲ顕微鏡（ＩＲ ： Ｉｎｆｒａｒｅｄ）により、保護対象回路を視認することが可能となっている。そのため、保護対象回路の模倣、複製、記憶素子に記憶された情報の改竄の虞が生じていた。そこで、従来では、このような保護対象回路の模倣、複製、情報の改竄を防止すべく、以下で説明するような半導体装置が提案されていた（例えば、特許文献１〜４参照）。
【０００４】
特許文献１に開示された半導体装置は、図８に示すように、半導体基板に配設された多数の半導体素子に配線４１を施して構成した保護対象の回路構成部４０と、当該回路構成部４０を覆う絶縁性の保護膜４２とを備えている。保護膜４２は、例えば窒化シリコンにて形成され、その内部には配線４１と同じ材質で形成された金属膜４３が介装されている。回路構成部４０の表面は、機密保護が重視されない領域では保護膜４２のみによって覆われており、機密保護をすべき領域では保護層４２及び金属膜４３によって覆われている。
【０００５】
このような構成の半導体装置では、保護膜４２をエッチングした場合に、機密保護が重視されない領域上に配設されている部分の保護膜４２と、前記金属膜４３の外側に配設されている部分の保護膜４２とが除去される。したがって、金属膜４３が除去されないために機密保護が必要な主要部は露出せず、視認できない。また、金属膜４３の上層の保護膜４２を除去した後、金属膜４３をエッチングにより除去した場合には、金属膜４３と同材質の配線４１が除去されるので、回路構成部４０の解析を行うことができない。
このように、特許文献１で開示された半導体装置では、回路構成部４０の主要部を絶縁性の保護膜４２を介して導電性の金属膜４３で覆うことにより、回路構成部４０が他者によって模倣、複製されるのを防止している。
【０００６】
特許文献２に開示された半導体装置は、図９に示すように、保護対象となる集積回路が形成された半導体基板５０の一面側に酸化シリコンからなる絶縁体分離層５１を堆積し、絶縁体分離層５１にアルミニウムからなり、かつ集積回路と接続された第１、第２の配線５２、５３、及びアルミニウムからなる遮蔽層５４を介装して形成している。また、遮蔽層５４に開口部５４ａ、５４ｂを設け、開口部５４ａ、５４ｂ内の遮蔽層５４と同じ層内にアルミニウムからなる接続層５５、５６を形成している。さらに、接続層５５の両端をタングステンからなるビア５７を介して第１の配線５２の切断端部５２ａと接続し、接続層５６の両端をタングステンからなるビア５８を介して第２の配線５３の切断端部５３ａと接続し、遮蔽層５４の表面に表面保護層５１ａを形成している。
【０００７】
この構造において、集積回路は遮蔽層５４によって隠蔽され、また、遮蔽層５４と接続層５５、５６は同じ材料からなり、かつ同じ層内に形成されているので、遮蔽層５４をエッチングにより除去した場合、接続層５５、５６も同時に除去される。こうして、上記配線を光学的に遮蔽する遮蔽層５４を形成し、該遮蔽層５４と同じ層内に上記配線の一部をなす接続層５５、５６を形成することにより回路動作状態での観測が阻止でき、不法行為が目的である回路動作状態の解析を防止している。
【０００８】
特許文献３に開示された半導体装置は、図１０に示すように、シリコン基板６１上にポリシリコンのゲート及び配線６２が形成され、絶縁膜６３、６５の上にそれぞれ金属第１層配線６４、金属第２層配線６６が形成された多層配線構造を有する。なお、金属第２層配線６６はパッシベーション膜６７によって覆われている。絶縁膜６５の上部には、不透明な導電性遮蔽膜６０が同一層において金属第２層配線６６とギャップを保って形成されている。
【０００９】
この構造において、集積回路は導電性遮蔽膜６０によって隠蔽され、また、導電性遮蔽膜６０を除去した場合、同層にある配線が寸断される。このように、光学的に内部観測を阻止する防御機構を有することにより、半導体集積回路のリバースエンジニアリングを防止している。
【００１０】
特許文献４に開示された半導体装置は、図１１に示すように、半導体基板に形成された回路構成部７１ｂと、半導体基板上に配置された本体配線７５とが接続された構造を有する半導体装置において、前記回路構成部７１ｂの主要部を覆うように設けられた遮蔽膜７５と、遮蔽膜７５を完全に被覆するように積層され、かつ耐食性を有する膜材料で形成された被覆膜７７とを備えることで、内部回路の視認を防止している。
【００１１】
【特許文献１】
特開平１−１６５１２９号公報
【特許文献２】
特開平１１−１５４６７４号公報
【特許文献３】
特開平１０−２７０５６２号公報
【特許文献４】
特開２００１−３４５４２７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、前述した半導体装置には以下で説明する問題点を有している。特許文献１に開示された半導体装置では、回路構成部４０上に堆積させてある保護膜４２のうち、金属膜４３よりも上位に位置する層をエッチングにより除去して金属膜４３の表面を露出させることができる。そして、金属膜４３をエッチングにより除去することによって配線４１にダメージを与えることなく、下位層の回路構成部４０の構成を光学的顕微鏡のような光学的手段により観察することが可能となり、また、電子ビームテスタ等の電気的な手法により回路構成部４０の回路測定が可能となる。
【００１３】
また、特許文献２に開示された半導体装置は、遮蔽金属膜の除去時に、配線にダメージを与えることによって回路動作の解析を防止するようにしている。しかし、遮蔽層５４及びこれと同層の接続層５５，５６の上層保護膜を化学的又は物理的に除去後、フォトソリグラフィにて遮蔽層５４のみを露出させることにより、遮蔽金属膜を除去することが可能である。また、特許文献３に開示された半導体装置でも同様の手法により導電性遮蔽膜６０を除去することが可能である。
【００１４】
このように、特許文献１〜３に開示された従来技術には、保護対象となる回路の模倣、複製、及び前記回路に記憶された情報の改竄に対する防止策を容易に回避し得る方法が存在し、回路情報の保護が困難であるという問題点を有している。
【００１５】
また、特許文献４に開示された従来技術では、保護対象となる回路の模倣、複製等を防止するために、既存の製造工程に新たな工程を追加して遮蔽膜７５を形成しなければならず、半導体装置自体の製造コストを押し上げるという問題点を有している。
【００１６】
本発明は斯かる事情に鑑みてなされたものであり、基板上に形成された保護対象回路を保護すべく形成された保護層を備え、該保護層は、保護対象回路へ接続された配線を含む実配線層、及び前記配線と非接続の配線を含む疑似配線層を備える構成とすることにより、保護対象回路の模倣、複製等を防止することができ、製造コストを低く抑えることが可能な半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、基板と、該基板上に形成された保護対象回路と、該保護対象回路を保護すべく形成された保護層とを備える半導体装置において、前記保護層は、前記保護対象回路へ接続された配線を含む実配線層、及び前記配線と非接続の配線を含む疑似配線層を備えることを特徴とする。
【００１８】
本発明にあっては、回路構成の模倣、複製等から保護すべき保護対象回路と、該保護対象回路へ接続された配線を含む実配線層とを備えるとともに、実配線層に含まれる配線と接続されていない配線を含む疑似配線層を備えているため、疑似配線層の配線のみを取り除いて保護対象回路の解析を行うことが困難となり、保護対象回路の模倣、複製等を防止することが可能となる。特に、実配線層の配線と類似の配線構造を有する疑似配線層を設けることにより、実配線層と疑似配線層との区別が困難となり、疑似配線層のみの除去が困難となる。
【００１９】
本発明の半導体装置は、前記疑似配線層が、前記実配線層と同層、又は前記実配線層の上側に形成されていることを特徴とする。
【００２０】
本発明にあっては、疑似配線層が、実配線層と同層又はその上側に形成されているため、実配線層と疑似配線との区別が困難であり、疑似配線層のみを取り除いた保護対象回路の解析が防止される。
【００２１】
本発明の半導体装置は、前記疑似配線層が遮光性を有することを特徴とする。
【００２２】
本発明にあっては、実配線層と同層又はその上側に形成された疑似配線層が遮光性を有するため、光学顕微鏡等による光学的な手段により保護対象回路を解析することを困難にすることが可能となる。
【００２３】
本発明の半導体装置は、前記疑似配線層が前記実配線層と同一の材料により形成されていることを特徴とする。
【００２４】
本発明にあっては、疑似配線層を実配線層と同一の材料により形成するため、新たな製造工程を付加することなく製造することができ、製造コストを低く抑えることが可能となる。また、機械的手段および光学的手段による疑似配線層の除去を困難にすることが可能となる。
【００２５】
本発明の半導体装置は、前記疑似配線層の配線と接続されており、ダミー信号を生成する手段、及び前記配線を通じて生成されたダミー信号を外部へ送信する手段を有する信号送信回路を更に備えることを特徴とする。
【００２６】
本発明にあっては、疑似配線層に含まれる配線にダミー信号を送信する信号送信回路を備えている。したがって、電子ビームテスタ等により非接触解析を行った場合、疑似配線層の配線にもダミー信号が送信されているため、疑似配線層の配線を観測している場合であっても、実配線層の配線層と観測しているかのように錯覚させることができ、実配線層の配線を利用した保護対象回路の解析が困難となり、保護対象回路の模倣、複製等を防止することが可能となる。
【００２７】
本発明の半導体装置は、前記配線を介して前記信号送信回路と接続されており、前記信号送信回路から送信されたダミー信号を受信する手段を有する信号受信回路を更に備えることを特徴とする。
【００２８】
本発明にあっては、疑似配線層の配線を通じてダミー信号を受信する信号受信回路を備えている。したがって、疑似配線層の配線が除去された場合には、信号受信回路がダミー信号を受信できないこととなり、そのとき、保護対象回路の動作を停止させることで、保護対象回路の不正な解析を防止することが可能となる。
【００２９】
本発明の半導体装置は、前記信号受信回路は、受信したダミー信号の信号レベルを検出する手段と、検出した信号レベルに基づいて、前記配線の異常の有無を判定する手段と、該手段の判定結果を報知するための報知信号を生成する手段と、生成した報知信号を外部へ送信する手段とを更に備えることを特徴とする。
【００３０】
本発明にあっては、受信したダミー信号の信号レベルを検出し、検出した信号レベルに基づいて疑似配線層の配線に異常が有るか否かを判断するようにしている。したがって、疑似配線層の除去、電子ビームテスタ等による不正な解析等を行った場合、ダミー信号の信号レベルによりそれらを検知することができ、不正を検知した場合に、例えば、保護対象回路の動作を停止させることで、保護対象回路の動作中の解析を防止することが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１は本実施の形態に係る半導体装置の上面図であり、図２はその断面図である。図中１は本実施の形態の半導体装置であり、半導体装置１は、半導体基板４、保護対象となる集積回路１０Ａ，１０Ｂ、及び集積回路１０Ａ，１０Ｂを保護するための保護層５を備える。
半導体基板４はシリコン、プラスチック、ポリイミド等の材料により形成された基板であり、当該半導体基板４上には集積回路１０Ａ，１０Ｂがマウントされている。集積回路１０Ａ，１０Ｂには、機密情報が記憶されている場合があり、また、集積回路１０Ａ，１０Ｂの回路構成自体に工夫が施されている場合がある。そのため、他者による情報の改竄、並びにその回路構成に対する解析、模倣、及び複製を防止する必要があり、集積回路１０Ａ，１０Ｂを覆うように保護層５を設けている。本実施の形態に係る保護層５には、集積回路１０Ａ，１０Ｂへアクセスする為の実配線を含んだ実配線層５ａ，５ｂ、及び当該実配線層５ａ，５ｂの配線と類似の配線パターンを有する疑似配線を含んだ疑似配線層５ｃ，５ｄが含まれており、疑似配線層５ｃ，５ｄを設けることによって、集積回路１０Ａ，１０Ｂが外部から視認されることを防止して、記憶された情報の改竄、回路構成の模倣等を防止するようにしている。
【００３２】
保護層５は、酸化シリコン、窒化シリコン等の絶縁性材料により形成されており、外界の水分、放射線、熱等による集積回路１０Ａ，１０Ｂの劣化を防止している。保護層５を半導体基板４上に形成する際、まずその一部をスパッタ法、ＣＶＤ法、蒸着法等の公知手法を用いて形成する。
次いで、集積回路１０Ａ，１０Ｂ上の保護層５に適宜の数のコンタクトホールを開設した後、スパッタ法、ＣＶＤ法、蒸着法等の公知手法によりアルミニウム、銅、金のような導電性材料を堆積させて、コンタクトホールを前記導電体材料により充填し、集積回路１０Ａ，１０Ｂとの接続部１３，１３を形成するとともに、保護層５上に所定の厚みを有する導電体層を形成する。そして、フォトレジストを用いたドライエッチングにより前記導電体層を選択的に取り除いて所望の配線パターンを形成し、実配線１１，１１，…１１、及び疑似配線１５，１５，…，１５を形成する。
実配線１１及び疑似配線１５の材料としては、遮光性及び導電性を有する材料であれば金属材料に限定される必要はなく、多結晶シリコン等も用いることができる。また、実配線１１と疑似配線１５とは電気的に接続されていない必要があり、フォトレジストによるパターニングの際に、実配線用のパターンと疑似配線用のパターンとの間に隙間を設けたパターンを用いるようにしている。
【００３３】
次いで、パターンニングされた実配線１１，…，１１、及び疑似配線１５，…，１５上に、前記絶縁性材料をスパッタ法等により堆積させて保護層５の一部を形成した後、実配線１１及び疑似配線１５とコンタクトをとるためのコンタクトホールを適宜数だけ開設する。そして、導電性材料をスパッタ法等により堆積させて、実配線１１との接続部１４、及び疑似配線１５との接続部１８を形成するとともに、所定の厚みを有する導電体層を形成する。そして、再度、フォトレジスタを用いたドライエッチングにより導電体層を選択的に取り除いて所望の配線パターンを形成し、実配線１２，１２，…１２、及び疑似配線１６，１６，…，１６を形成する。更に、スパッタ法等により前記絶縁性材料を堆積させて保護層５を形成する。
【００３４】
本実施の形態では、実配線１１と疑似配線１５とを同一の材料、類似の配線パターンで形成しているため、両者を区別することは困難となる。そのため、疑似配線１５のみを取り除いて、集積回路１０Ａ，１０Ｂの回路構成の模倣等が防止される。また、図２に示したように、集積回路１０Ｂ及び当該集積回路１０Ｂ上に形成された実配線１１は、疑似配線１５，１５，１６により遮蔽されており、光学顕微鏡等の光学的な手段によって集積回路１０Ｂが解析されることを防止している。
また、疑似配線１５等は実配線１１等と同一の製造工程で形成されるため、疑似配線１５等を形成するための製造工程を別途設ける必要がなくなり、リバースエンジニアリングの防止を可能にした半導体装置を安価に形成することができる。
【００３５】
実施の形態２．
図３は本実施の形態に係る半導体装置の断面図である。本実施の形態の半導体装置２は、実施の形態１に示した半導体装置１と同様に、半導体基板４、当該半導体基板４上にマウントされた集積回路１０Ａ，１０Ｂ、及び集積回路１０Ａ，１０Ｂを保護するための保護層５を備えている。
また、保護層５には、集積回路１０Ａ，１０Ｂへ接続された実配線２１，２２及びそれらを接続するための接続部２３，２４を備え、集積回路１０Ａ，１０Ｂ及び実配線２１，２２から電気的に離隔した疑似配線２５，２６、及び疑似配線２５，２６の間を接続する接続部２８を備えている。
本実施の形態では、更に、ダミー信号を送受信する送受信回路２０，２０が半導体基板４にマウントされており、送受信回路２０，２０と疑似配線２５，２５との間を接続部２７，２７により接続して、疑似配線２５，２５にダミー信号を伝搬させている。
【００３６】
図４は送受信回路２０の接続例を説明する回路図である。２つの送受信回路２０，２０は、ダミー信号線２００により接続されている。ダミー信号線２００は、疑似配線２５，２６、及びそれらの接続部２７，２８により構成されている。送受信回路２０は、後述するように信号送信部及び信号受信判定部の２つの回路により構成されている（図５参照）。信号送信部は、種信号Ａ及び種信号Ｂを第１クロック信号により切り替えて第２クロック信号がローレベルのときにのみ信号（ダミー信号）をダミー信号線２００へ送信する。送受信回路２０の一方にはインバータ２０５を介した第２クロック信号が入力されており、第２クロック信号がハイレベルのとき、信号受信判定部が他方の送受信回路２０の出力信号を取り込む。そして、信号受信判定部が比較判定して一致しない場合は、不一致信号としてハイレベルの信号を出力する。不一致信号を送信するための不一致信号線２１０は、ダミー信号線２００と共通にして疑似配線２５，２６、及びそれらの接続部２７，２８を利用してもよく、また、別の信号線を設けるようにしてもよい。
【００３７】
図５は送受信回路２０の回路構成を示す回路図である。送受信回路２０は、前述したように信号送信部２０ａ及び信号受信判定部２０ｂの２つの回路により構成されている。
信号送信部２０ａは、外部から入力された種信号Ａ，種信号Ｂを第１クロック信号により切替える多重化回路２０１、該多重化回路２０１の出力とインバータ２０３により反転された第２クロック信号との論理積をとる論理積回路２０２、第２クロック信号がローレベルのときにその出力端子をオープンにするＴＴＬ回路２０４を備えている。
すなわち、信号送信部２０ａでは、第２クロック信号がローレベルのときにダミー信号線２００にダミー信号を出力することになる。
【００３８】
信号受信判定部２０ｂは、外部から入力された種信号Ａ，種信号Ｂを第１クロック信号により切替える多重化回路２１１、該多重化回路２１１の出力と第２クロック信号との論理積をとる論理積回路２１２、前記ＴＴＬ回路２０４と接続されており、第２クロック信号がハイレベルのときにその出力端子をオープンにするＴＴＬ回路２１４、論理積回路２１２及びＴＴＬ回路２１４の排他的論理和をとる排他的論理和回路２１３、該排他的論理和回路２１３に接続されており、第２クロック信号がハイレベルのときに出力端子をオープンにするＴＴＬ回路２１５を備えている。
すなわち、信号受信判定部２０ｂでは、電子ビームテスタ等による不正な解析が行われたことを検知することができ、その結果を不一致信号として取り出すことができるため、例えば、集積回路１０Ａ，１０Ｂに動作停止信号を発信し半導体装置２の全体を停止させることにより、不正な解析を防止することが可能となる。
【００３９】
なお、本実施の形態では、半導体装置２に同一構成の送受信回路２０，２０を一組にして設ける構成としたが、一方には信号送信部２０ａのみを設け、他方には信号受信判定部２０ｂのみを設ける構成としてもよい。また、一方の送受信回路２０を省略する構成であってもよい。更に、第２クロック信号を多層クロック信号とすることで、２点間接続から多点間接続に対応することができる。
【００４０】
実施の形態３．
図６は本実施の形態に係る半導体装置の上面図であり、図７はその断面図である。本実施の形態の半導体装置３は、実施の形態２と同様に、半導体基板４、当該半導体基板４上にマウントされた集積回路１０Ａ，１０Ｂ及び送受信回路２０，２０、及びそれらを保護するための保護層５を備えている。
また、保護層５は、集積回路１０Ａ，１０Ｂへ接続された実配線３１，３２及びそれらを接続するための接続部３３，３４を備える。また、集積回路１０Ａ，１０Ｂ及び実配線３１，３２から電気的に離隔しており、送受信回路２０，２０へ接続された疑似配線３５，３６、及びそれらを接続するための接続部３７，３８を備えている。
本実施の形態では、更に、最上位の配線層として集積回路１０Ａ，１０Ｂ、及び実配線３２から電気的に離隔した疑似配線３０，３０が設けられており、その一部は、下位の疑似配線３６と接続部３９により電気的に接続されている。
【００４１】
このように本実施の形態に係る半導体装置３は、最上位に疑似配線３０，３０のみを設けた構成となっているため、光学的な観測では、保護対象である集積回路１０Ａ，１０Ｂからの配線であるかの如く錯覚させることができる。また、疑似配線３０にもダミー信号を伝搬させているため、最上位の疑似配線３０を電気的又は物理的な手法を用いて観測を行った場合であっても、実配線３２の信号を観測することができない。
【００４２】
【発明の効果】
以上、詳述したように、本発明による場合は、回路構成の模倣、複製等から保護すべき保護対象回路と、該保護対象回路へ接続された配線を含む実配線層とを備えるとともに、実配線層に含まれる配線に接続されていない配線を含む疑似配線層を備えているため、疑似配線層の配線のみを取り除いて保護対象回路の解析を行うことが困難となり、保護対象回路の模倣、複製等を防止することが可能となる。特に、実配線層の配線と類似の配線構造を有する疑似配線層を設けることにより、実配線層と疑似配線層との区別が困難となり、疑似配線層のみの除去を困難にすることができる。
【００４３】
本発明による場合は、疑似配線層が、実配線層と同層又はその上側に形成されているため、実配線層と疑似配線との区別が困難であり、疑似配線層のみを取り除いた保護対象回路の解析を防止することができる。
【００４４】
本発明による場合は、実配線層と同層又はその上側に形成された疑似配線層が遮光性を有するため、光学顕微鏡等による光学的な手段により保護対象回路を解析することを困難にすることができる。
【００４５】
本発明による場合は、疑似配線層を実配線層と同一の材料により形成するため、新たな製造工程を付加することなく製造することができ、製造コストを低く抑えることができる。また、機械的手段および光学的手段による疑似配線層の除去を困難にすることができる。
【００４６】
本発明による場合は、疑似配線層に含まれる配線にダミー信号を送信する信号送信回路を備えている。したがって、電子ビームテスタ等により非接触解析を行った場合、疑似配線層の配線にもダミー信号が送信されているため、疑似配線層の配線を観測している場合であっても、実配線層の配線層と観測しているかのように錯覚させることができ、実配線層の配線を利用した保護対象回路の解析が困難となり、保護対象回路の模倣、複製等を防止することができる。
【００４７】
本発明による場合は、疑似配線層の配線を通じてダミー信号を受信する信号受信回路を備えている。したがって、疑似配線層の配線が除去された場合には、信号受信回路がダミー信号を受信できないこととなり、そのとき、保護対象回路の動作を停止させることで、保護対象回路の不正な解析を防止することができる。
【００４８】
本発明による場合は、受信したダミー信号の信号レベルを検出し、検出した信号レベルに基づいて疑似配線層の配線に異常が有るか否かを判断するようにしている。したがって、疑似配線層の除去、電子ビームテスタ等による不正な解析等を行った場合、ダミー信号の信号レベルによりそれらを検知することができ、不正を検知した場合に、例えば、保護対象回路の動作を停止させることで、保護対象回路の動作中の解析を防止することが可能となる等、本発明は優れた効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態に係る半導体装置の上面図である。
【図２】本実施の形態に係る半導体装置の断面図である。
【図３】本実施の形態に係る半導体装置の断面図である。
【図４】送受信回路の接続例を説明する回路図である。
【図５】送受信回路の回路構成を示す回路図である。
【図６】本実施の形態に係る半導体装置の上面図である。
【図７】本実施の形態に係る半導体装置の断面図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】従来の半導体装置を示す断面図である。
【符号の説明】
１ 半導体装置
４ 半導体基板
５ 保護層
１０Ａ，１０Ｂ 集積回路
１１，１２ 実配線
１３，１４ 接続部
１５，１６ 疑似配線
１８ 接続部
２０ 送受信回路
【発明の属する技術分野】
本発明は、保護対象回路の回路構成の解析を防止し、保護対象回路の模倣、複製、及び情報の改善を困難にする半導体装置に関する。
【０００２】
【従来の技術】
半導体装置は、一般に多数の半導体素子を基板上に備えており、夫々の半導体素子間を配線により接続した構成としている。このような半導体装置に含まれる半導体素子は、湿気、応力、放射線等の外界の影響により劣化することが知られている。そこで、保護対象とすべき回路（以下、保護対象回路と称する）を酸化シリコン又は窒化シリコン等の絶縁性を有する保護膜で覆い、湿気混入による誤動作、応力による特性変化等を防止するようにしている。
また、前記保護対象回路は、開発に長時間を要したもの、独創性に優れたものも含まれることがあり、他者により模倣、複製がされないようにしておくことが望ましい。また、前記保護対象回路には、重要な情報が記憶された記憶素子も含まれる場合があり、前記情報が改竄されないようにしておくことが望ましい。
【０００３】
しかしながら、前述の保護膜は、保護対象回路を外界からの影響から保護する目的で配設されており、光学的には可視光又は遠赤外線に対して透過性が良好なものが多く、可視光顕微鏡又はＩＲ顕微鏡（ＩＲ ： Ｉｎｆｒａｒｅｄ）により、保護対象回路を視認することが可能となっている。そのため、保護対象回路の模倣、複製、記憶素子に記憶された情報の改竄の虞が生じていた。そこで、従来では、このような保護対象回路の模倣、複製、情報の改竄を防止すべく、以下で説明するような半導体装置が提案されていた（例えば、特許文献１〜４参照）。
【０００４】
特許文献１に開示された半導体装置は、図８に示すように、半導体基板に配設された多数の半導体素子に配線４１を施して構成した保護対象の回路構成部４０と、当該回路構成部４０を覆う絶縁性の保護膜４２とを備えている。保護膜４２は、例えば窒化シリコンにて形成され、その内部には配線４１と同じ材質で形成された金属膜４３が介装されている。回路構成部４０の表面は、機密保護が重視されない領域では保護膜４２のみによって覆われており、機密保護をすべき領域では保護層４２及び金属膜４３によって覆われている。
【０００５】
このような構成の半導体装置では、保護膜４２をエッチングした場合に、機密保護が重視されない領域上に配設されている部分の保護膜４２と、前記金属膜４３の外側に配設されている部分の保護膜４２とが除去される。したがって、金属膜４３が除去されないために機密保護が必要な主要部は露出せず、視認できない。また、金属膜４３の上層の保護膜４２を除去した後、金属膜４３をエッチングにより除去した場合には、金属膜４３と同材質の配線４１が除去されるので、回路構成部４０の解析を行うことができない。
このように、特許文献１で開示された半導体装置では、回路構成部４０の主要部を絶縁性の保護膜４２を介して導電性の金属膜４３で覆うことにより、回路構成部４０が他者によって模倣、複製されるのを防止している。
【０００６】
特許文献２に開示された半導体装置は、図９に示すように、保護対象となる集積回路が形成された半導体基板５０の一面側に酸化シリコンからなる絶縁体分離層５１を堆積し、絶縁体分離層５１にアルミニウムからなり、かつ集積回路と接続された第１、第２の配線５２、５３、及びアルミニウムからなる遮蔽層５４を介装して形成している。また、遮蔽層５４に開口部５４ａ、５４ｂを設け、開口部５４ａ、５４ｂ内の遮蔽層５４と同じ層内にアルミニウムからなる接続層５５、５６を形成している。さらに、接続層５５の両端をタングステンからなるビア５７を介して第１の配線５２の切断端部５２ａと接続し、接続層５６の両端をタングステンからなるビア５８を介して第２の配線５３の切断端部５３ａと接続し、遮蔽層５４の表面に表面保護層５１ａを形成している。
【０００７】
この構造において、集積回路は遮蔽層５４によって隠蔽され、また、遮蔽層５４と接続層５５、５６は同じ材料からなり、かつ同じ層内に形成されているので、遮蔽層５４をエッチングにより除去した場合、接続層５５、５６も同時に除去される。こうして、上記配線を光学的に遮蔽する遮蔽層５４を形成し、該遮蔽層５４と同じ層内に上記配線の一部をなす接続層５５、５６を形成することにより回路動作状態での観測が阻止でき、不法行為が目的である回路動作状態の解析を防止している。
【０００８】
特許文献３に開示された半導体装置は、図１０に示すように、シリコン基板６１上にポリシリコンのゲート及び配線６２が形成され、絶縁膜６３、６５の上にそれぞれ金属第１層配線６４、金属第２層配線６６が形成された多層配線構造を有する。なお、金属第２層配線６６はパッシベーション膜６７によって覆われている。絶縁膜６５の上部には、不透明な導電性遮蔽膜６０が同一層において金属第２層配線６６とギャップを保って形成されている。
【０００９】
この構造において、集積回路は導電性遮蔽膜６０によって隠蔽され、また、導電性遮蔽膜６０を除去した場合、同層にある配線が寸断される。このように、光学的に内部観測を阻止する防御機構を有することにより、半導体集積回路のリバースエンジニアリングを防止している。
【００１０】
特許文献４に開示された半導体装置は、図１１に示すように、半導体基板に形成された回路構成部７１ｂと、半導体基板上に配置された本体配線７５とが接続された構造を有する半導体装置において、前記回路構成部７１ｂの主要部を覆うように設けられた遮蔽膜７５と、遮蔽膜７５を完全に被覆するように積層され、かつ耐食性を有する膜材料で形成された被覆膜７７とを備えることで、内部回路の視認を防止している。
【００１１】
【特許文献１】
特開平１−１６５１２９号公報
【特許文献２】
特開平１１−１５４６７４号公報
【特許文献３】
特開平１０−２７０５６２号公報
【特許文献４】
特開２００１−３４５４２７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、前述した半導体装置には以下で説明する問題点を有している。特許文献１に開示された半導体装置では、回路構成部４０上に堆積させてある保護膜４２のうち、金属膜４３よりも上位に位置する層をエッチングにより除去して金属膜４３の表面を露出させることができる。そして、金属膜４３をエッチングにより除去することによって配線４１にダメージを与えることなく、下位層の回路構成部４０の構成を光学的顕微鏡のような光学的手段により観察することが可能となり、また、電子ビームテスタ等の電気的な手法により回路構成部４０の回路測定が可能となる。
【００１３】
また、特許文献２に開示された半導体装置は、遮蔽金属膜の除去時に、配線にダメージを与えることによって回路動作の解析を防止するようにしている。しかし、遮蔽層５４及びこれと同層の接続層５５，５６の上層保護膜を化学的又は物理的に除去後、フォトソリグラフィにて遮蔽層５４のみを露出させることにより、遮蔽金属膜を除去することが可能である。また、特許文献３に開示された半導体装置でも同様の手法により導電性遮蔽膜６０を除去することが可能である。
【００１４】
このように、特許文献１〜３に開示された従来技術には、保護対象となる回路の模倣、複製、及び前記回路に記憶された情報の改竄に対する防止策を容易に回避し得る方法が存在し、回路情報の保護が困難であるという問題点を有している。
【００１５】
また、特許文献４に開示された従来技術では、保護対象となる回路の模倣、複製等を防止するために、既存の製造工程に新たな工程を追加して遮蔽膜７５を形成しなければならず、半導体装置自体の製造コストを押し上げるという問題点を有している。
【００１６】
本発明は斯かる事情に鑑みてなされたものであり、基板上に形成された保護対象回路を保護すべく形成された保護層を備え、該保護層は、保護対象回路へ接続された配線を含む実配線層、及び前記配線と非接続の配線を含む疑似配線層を備える構成とすることにより、保護対象回路の模倣、複製等を防止することができ、製造コストを低く抑えることが可能な半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、基板と、該基板上に形成された保護対象回路と、該保護対象回路を保護すべく形成された保護層とを備える半導体装置において、前記保護層は、前記保護対象回路へ接続された配線を含む実配線層、及び前記配線と非接続の配線を含む疑似配線層を備えることを特徴とする。
【００１８】
本発明にあっては、回路構成の模倣、複製等から保護すべき保護対象回路と、該保護対象回路へ接続された配線を含む実配線層とを備えるとともに、実配線層に含まれる配線と接続されていない配線を含む疑似配線層を備えているため、疑似配線層の配線のみを取り除いて保護対象回路の解析を行うことが困難となり、保護対象回路の模倣、複製等を防止することが可能となる。特に、実配線層の配線と類似の配線構造を有する疑似配線層を設けることにより、実配線層と疑似配線層との区別が困難となり、疑似配線層のみの除去が困難となる。
【００１９】
本発明の半導体装置は、前記疑似配線層が、前記実配線層と同層、又は前記実配線層の上側に形成されていることを特徴とする。
【００２０】
本発明にあっては、疑似配線層が、実配線層と同層又はその上側に形成されているため、実配線層と疑似配線との区別が困難であり、疑似配線層のみを取り除いた保護対象回路の解析が防止される。
【００２１】
本発明の半導体装置は、前記疑似配線層が遮光性を有することを特徴とする。
【００２２】
本発明にあっては、実配線層と同層又はその上側に形成された疑似配線層が遮光性を有するため、光学顕微鏡等による光学的な手段により保護対象回路を解析することを困難にすることが可能となる。
【００２３】
本発明の半導体装置は、前記疑似配線層が前記実配線層と同一の材料により形成されていることを特徴とする。
【００２４】
本発明にあっては、疑似配線層を実配線層と同一の材料により形成するため、新たな製造工程を付加することなく製造することができ、製造コストを低く抑えることが可能となる。また、機械的手段および光学的手段による疑似配線層の除去を困難にすることが可能となる。
【００２５】
本発明の半導体装置は、前記疑似配線層の配線と接続されており、ダミー信号を生成する手段、及び前記配線を通じて生成されたダミー信号を外部へ送信する手段を有する信号送信回路を更に備えることを特徴とする。
【００２６】
本発明にあっては、疑似配線層に含まれる配線にダミー信号を送信する信号送信回路を備えている。したがって、電子ビームテスタ等により非接触解析を行った場合、疑似配線層の配線にもダミー信号が送信されているため、疑似配線層の配線を観測している場合であっても、実配線層の配線層と観測しているかのように錯覚させることができ、実配線層の配線を利用した保護対象回路の解析が困難となり、保護対象回路の模倣、複製等を防止することが可能となる。
【００２７】
本発明の半導体装置は、前記配線を介して前記信号送信回路と接続されており、前記信号送信回路から送信されたダミー信号を受信する手段を有する信号受信回路を更に備えることを特徴とする。
【００２８】
本発明にあっては、疑似配線層の配線を通じてダミー信号を受信する信号受信回路を備えている。したがって、疑似配線層の配線が除去された場合には、信号受信回路がダミー信号を受信できないこととなり、そのとき、保護対象回路の動作を停止させることで、保護対象回路の不正な解析を防止することが可能となる。
【００２９】
本発明の半導体装置は、前記信号受信回路は、受信したダミー信号の信号レベルを検出する手段と、検出した信号レベルに基づいて、前記配線の異常の有無を判定する手段と、該手段の判定結果を報知するための報知信号を生成する手段と、生成した報知信号を外部へ送信する手段とを更に備えることを特徴とする。
【００３０】
本発明にあっては、受信したダミー信号の信号レベルを検出し、検出した信号レベルに基づいて疑似配線層の配線に異常が有るか否かを判断するようにしている。したがって、疑似配線層の除去、電子ビームテスタ等による不正な解析等を行った場合、ダミー信号の信号レベルによりそれらを検知することができ、不正を検知した場合に、例えば、保護対象回路の動作を停止させることで、保護対象回路の動作中の解析を防止することが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１は本実施の形態に係る半導体装置の上面図であり、図２はその断面図である。図中１は本実施の形態の半導体装置であり、半導体装置１は、半導体基板４、保護対象となる集積回路１０Ａ，１０Ｂ、及び集積回路１０Ａ，１０Ｂを保護するための保護層５を備える。
半導体基板４はシリコン、プラスチック、ポリイミド等の材料により形成された基板であり、当該半導体基板４上には集積回路１０Ａ，１０Ｂがマウントされている。集積回路１０Ａ，１０Ｂには、機密情報が記憶されている場合があり、また、集積回路１０Ａ，１０Ｂの回路構成自体に工夫が施されている場合がある。そのため、他者による情報の改竄、並びにその回路構成に対する解析、模倣、及び複製を防止する必要があり、集積回路１０Ａ，１０Ｂを覆うように保護層５を設けている。本実施の形態に係る保護層５には、集積回路１０Ａ，１０Ｂへアクセスする為の実配線を含んだ実配線層５ａ，５ｂ、及び当該実配線層５ａ，５ｂの配線と類似の配線パターンを有する疑似配線を含んだ疑似配線層５ｃ，５ｄが含まれており、疑似配線層５ｃ，５ｄを設けることによって、集積回路１０Ａ，１０Ｂが外部から視認されることを防止して、記憶された情報の改竄、回路構成の模倣等を防止するようにしている。
【００３２】
保護層５は、酸化シリコン、窒化シリコン等の絶縁性材料により形成されており、外界の水分、放射線、熱等による集積回路１０Ａ，１０Ｂの劣化を防止している。保護層５を半導体基板４上に形成する際、まずその一部をスパッタ法、ＣＶＤ法、蒸着法等の公知手法を用いて形成する。
次いで、集積回路１０Ａ，１０Ｂ上の保護層５に適宜の数のコンタクトホールを開設した後、スパッタ法、ＣＶＤ法、蒸着法等の公知手法によりアルミニウム、銅、金のような導電性材料を堆積させて、コンタクトホールを前記導電体材料により充填し、集積回路１０Ａ，１０Ｂとの接続部１３，１３を形成するとともに、保護層５上に所定の厚みを有する導電体層を形成する。そして、フォトレジストを用いたドライエッチングにより前記導電体層を選択的に取り除いて所望の配線パターンを形成し、実配線１１，１１，…１１、及び疑似配線１５，１５，…，１５を形成する。
実配線１１及び疑似配線１５の材料としては、遮光性及び導電性を有する材料であれば金属材料に限定される必要はなく、多結晶シリコン等も用いることができる。また、実配線１１と疑似配線１５とは電気的に接続されていない必要があり、フォトレジストによるパターニングの際に、実配線用のパターンと疑似配線用のパターンとの間に隙間を設けたパターンを用いるようにしている。
【００３３】
次いで、パターンニングされた実配線１１，…，１１、及び疑似配線１５，…，１５上に、前記絶縁性材料をスパッタ法等により堆積させて保護層５の一部を形成した後、実配線１１及び疑似配線１５とコンタクトをとるためのコンタクトホールを適宜数だけ開設する。そして、導電性材料をスパッタ法等により堆積させて、実配線１１との接続部１４、及び疑似配線１５との接続部１８を形成するとともに、所定の厚みを有する導電体層を形成する。そして、再度、フォトレジスタを用いたドライエッチングにより導電体層を選択的に取り除いて所望の配線パターンを形成し、実配線１２，１２，…１２、及び疑似配線１６，１６，…，１６を形成する。更に、スパッタ法等により前記絶縁性材料を堆積させて保護層５を形成する。
【００３４】
本実施の形態では、実配線１１と疑似配線１５とを同一の材料、類似の配線パターンで形成しているため、両者を区別することは困難となる。そのため、疑似配線１５のみを取り除いて、集積回路１０Ａ，１０Ｂの回路構成の模倣等が防止される。また、図２に示したように、集積回路１０Ｂ及び当該集積回路１０Ｂ上に形成された実配線１１は、疑似配線１５，１５，１６により遮蔽されており、光学顕微鏡等の光学的な手段によって集積回路１０Ｂが解析されることを防止している。
また、疑似配線１５等は実配線１１等と同一の製造工程で形成されるため、疑似配線１５等を形成するための製造工程を別途設ける必要がなくなり、リバースエンジニアリングの防止を可能にした半導体装置を安価に形成することができる。
【００３５】
実施の形態２．
図３は本実施の形態に係る半導体装置の断面図である。本実施の形態の半導体装置２は、実施の形態１に示した半導体装置１と同様に、半導体基板４、当該半導体基板４上にマウントされた集積回路１０Ａ，１０Ｂ、及び集積回路１０Ａ，１０Ｂを保護するための保護層５を備えている。
また、保護層５には、集積回路１０Ａ，１０Ｂへ接続された実配線２１，２２及びそれらを接続するための接続部２３，２４を備え、集積回路１０Ａ，１０Ｂ及び実配線２１，２２から電気的に離隔した疑似配線２５，２６、及び疑似配線２５，２６の間を接続する接続部２８を備えている。
本実施の形態では、更に、ダミー信号を送受信する送受信回路２０，２０が半導体基板４にマウントされており、送受信回路２０，２０と疑似配線２５，２５との間を接続部２７，２７により接続して、疑似配線２５，２５にダミー信号を伝搬させている。
【００３６】
図４は送受信回路２０の接続例を説明する回路図である。２つの送受信回路２０，２０は、ダミー信号線２００により接続されている。ダミー信号線２００は、疑似配線２５，２６、及びそれらの接続部２７，２８により構成されている。送受信回路２０は、後述するように信号送信部及び信号受信判定部の２つの回路により構成されている（図５参照）。信号送信部は、種信号Ａ及び種信号Ｂを第１クロック信号により切り替えて第２クロック信号がローレベルのときにのみ信号（ダミー信号）をダミー信号線２００へ送信する。送受信回路２０の一方にはインバータ２０５を介した第２クロック信号が入力されており、第２クロック信号がハイレベルのとき、信号受信判定部が他方の送受信回路２０の出力信号を取り込む。そして、信号受信判定部が比較判定して一致しない場合は、不一致信号としてハイレベルの信号を出力する。不一致信号を送信するための不一致信号線２１０は、ダミー信号線２００と共通にして疑似配線２５，２６、及びそれらの接続部２７，２８を利用してもよく、また、別の信号線を設けるようにしてもよい。
【００３７】
図５は送受信回路２０の回路構成を示す回路図である。送受信回路２０は、前述したように信号送信部２０ａ及び信号受信判定部２０ｂの２つの回路により構成されている。
信号送信部２０ａは、外部から入力された種信号Ａ，種信号Ｂを第１クロック信号により切替える多重化回路２０１、該多重化回路２０１の出力とインバータ２０３により反転された第２クロック信号との論理積をとる論理積回路２０２、第２クロック信号がローレベルのときにその出力端子をオープンにするＴＴＬ回路２０４を備えている。
すなわち、信号送信部２０ａでは、第２クロック信号がローレベルのときにダミー信号線２００にダミー信号を出力することになる。
【００３８】
信号受信判定部２０ｂは、外部から入力された種信号Ａ，種信号Ｂを第１クロック信号により切替える多重化回路２１１、該多重化回路２１１の出力と第２クロック信号との論理積をとる論理積回路２１２、前記ＴＴＬ回路２０４と接続されており、第２クロック信号がハイレベルのときにその出力端子をオープンにするＴＴＬ回路２１４、論理積回路２１２及びＴＴＬ回路２１４の排他的論理和をとる排他的論理和回路２１３、該排他的論理和回路２１３に接続されており、第２クロック信号がハイレベルのときに出力端子をオープンにするＴＴＬ回路２１５を備えている。
すなわち、信号受信判定部２０ｂでは、電子ビームテスタ等による不正な解析が行われたことを検知することができ、その結果を不一致信号として取り出すことができるため、例えば、集積回路１０Ａ，１０Ｂに動作停止信号を発信し半導体装置２の全体を停止させることにより、不正な解析を防止することが可能となる。
【００３９】
なお、本実施の形態では、半導体装置２に同一構成の送受信回路２０，２０を一組にして設ける構成としたが、一方には信号送信部２０ａのみを設け、他方には信号受信判定部２０ｂのみを設ける構成としてもよい。また、一方の送受信回路２０を省略する構成であってもよい。更に、第２クロック信号を多層クロック信号とすることで、２点間接続から多点間接続に対応することができる。
【００４０】
実施の形態３．
図６は本実施の形態に係る半導体装置の上面図であり、図７はその断面図である。本実施の形態の半導体装置３は、実施の形態２と同様に、半導体基板４、当該半導体基板４上にマウントされた集積回路１０Ａ，１０Ｂ及び送受信回路２０，２０、及びそれらを保護するための保護層５を備えている。
また、保護層５は、集積回路１０Ａ，１０Ｂへ接続された実配線３１，３２及びそれらを接続するための接続部３３，３４を備える。また、集積回路１０Ａ，１０Ｂ及び実配線３１，３２から電気的に離隔しており、送受信回路２０，２０へ接続された疑似配線３５，３６、及びそれらを接続するための接続部３７，３８を備えている。
本実施の形態では、更に、最上位の配線層として集積回路１０Ａ，１０Ｂ、及び実配線３２から電気的に離隔した疑似配線３０，３０が設けられており、その一部は、下位の疑似配線３６と接続部３９により電気的に接続されている。
【００４１】
このように本実施の形態に係る半導体装置３は、最上位に疑似配線３０，３０のみを設けた構成となっているため、光学的な観測では、保護対象である集積回路１０Ａ，１０Ｂからの配線であるかの如く錯覚させることができる。また、疑似配線３０にもダミー信号を伝搬させているため、最上位の疑似配線３０を電気的又は物理的な手法を用いて観測を行った場合であっても、実配線３２の信号を観測することができない。
【００４２】
【発明の効果】
以上、詳述したように、本発明による場合は、回路構成の模倣、複製等から保護すべき保護対象回路と、該保護対象回路へ接続された配線を含む実配線層とを備えるとともに、実配線層に含まれる配線に接続されていない配線を含む疑似配線層を備えているため、疑似配線層の配線のみを取り除いて保護対象回路の解析を行うことが困難となり、保護対象回路の模倣、複製等を防止することが可能となる。特に、実配線層の配線と類似の配線構造を有する疑似配線層を設けることにより、実配線層と疑似配線層との区別が困難となり、疑似配線層のみの除去を困難にすることができる。
【００４３】
本発明による場合は、疑似配線層が、実配線層と同層又はその上側に形成されているため、実配線層と疑似配線との区別が困難であり、疑似配線層のみを取り除いた保護対象回路の解析を防止することができる。
【００４４】
本発明による場合は、実配線層と同層又はその上側に形成された疑似配線層が遮光性を有するため、光学顕微鏡等による光学的な手段により保護対象回路を解析することを困難にすることができる。
【００４５】
本発明による場合は、疑似配線層を実配線層と同一の材料により形成するため、新たな製造工程を付加することなく製造することができ、製造コストを低く抑えることができる。また、機械的手段および光学的手段による疑似配線層の除去を困難にすることができる。
【００４６】
本発明による場合は、疑似配線層に含まれる配線にダミー信号を送信する信号送信回路を備えている。したがって、電子ビームテスタ等により非接触解析を行った場合、疑似配線層の配線にもダミー信号が送信されているため、疑似配線層の配線を観測している場合であっても、実配線層の配線層と観測しているかのように錯覚させることができ、実配線層の配線を利用した保護対象回路の解析が困難となり、保護対象回路の模倣、複製等を防止することができる。
【００４７】
本発明による場合は、疑似配線層の配線を通じてダミー信号を受信する信号受信回路を備えている。したがって、疑似配線層の配線が除去された場合には、信号受信回路がダミー信号を受信できないこととなり、そのとき、保護対象回路の動作を停止させることで、保護対象回路の不正な解析を防止することができる。
【００４８】
本発明による場合は、受信したダミー信号の信号レベルを検出し、検出した信号レベルに基づいて疑似配線層の配線に異常が有るか否かを判断するようにしている。したがって、疑似配線層の除去、電子ビームテスタ等による不正な解析等を行った場合、ダミー信号の信号レベルによりそれらを検知することができ、不正を検知した場合に、例えば、保護対象回路の動作を停止させることで、保護対象回路の動作中の解析を防止することが可能となる等、本発明は優れた効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態に係る半導体装置の上面図である。
【図２】本実施の形態に係る半導体装置の断面図である。
【図３】本実施の形態に係る半導体装置の断面図である。
【図４】送受信回路の接続例を説明する回路図である。
【図５】送受信回路の回路構成を示す回路図である。
【図６】本実施の形態に係る半導体装置の上面図である。
【図７】本実施の形態に係る半導体装置の断面図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】従来の半導体装置を示す断面図である。
【符号の説明】
１ 半導体装置
４ 半導体基板
５ 保護層
１０Ａ，１０Ｂ 集積回路
１１，１２ 実配線
１３，１４ 接続部
１５，１６ 疑似配線
１８ 接続部
２０ 送受信回路
Claims (7)
- 基板と、該基板上に形成された保護対象回路と、該保護対象回路を保護すべく形成された保護層とを備える半導体装置において、
前記保護層は、前記保護対象回路へ接続された配線を含む実配線層、及び前記配線と非接続の配線を含む疑似配線層を備えることを特徴とする半導体装置。 - 前記疑似配線層が、前記実配線層と同層、又は前記実配線層の上側に形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記疑似配線層が遮光性を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記疑似配線層が前記実配線層と同一の材料により形成されていることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
- 前記疑似配線層の配線と接続されており、ダミー信号を生成する手段、及び前記配線を通じて生成されたダミー信号を外部へ送信する手段を有する信号送信回路を更に備えることを特徴とする請求項１乃至請求項４の何れかに記載の半導体装置。
- 前記配線を介して前記信号送信回路と接続されており、前記信号送信回路から送信されたダミー信号を受信する手段を有する信号受信回路を更に備えることを特徴とする請求項５に記載の半導体装置。
- 前記信号受信回路は、受信したダミー信号の信号レベルを検出する手段と、検出した信号レベルに基づいて、前記配線の異常の有無を判定する手段と、該手段の判定結果を報知するための報知信号を生成する手段と、生成した報知信号を外部へ送信する手段とを更に備えることを特徴とする請求項６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002328709A JP2004165378A (ja) | 2002-11-12 | 2002-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002328709A JP2004165378A (ja) | 2002-11-12 | 2002-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004165378A true JP2004165378A (ja) | 2004-06-10 |
Family
ID=32806942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002328709A Pending JP2004165378A (ja) | 2002-11-12 | 2002-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004165378A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9263518B2 (en) | 2013-06-13 | 2016-02-16 | Stmicroelectronics (Rousset) Sas | Component, for example NMOS transistor, with active region with relaxed compression stresses, and fabrication method |
| US9269771B2 (en) | 2014-02-28 | 2016-02-23 | Stmicroelectronics (Rousset) Sas | Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses |
| FR3025335A1 (fr) * | 2014-08-29 | 2016-03-04 | St Microelectronics Rousset | Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant |
-
2002
- 2002-11-12 JP JP2002328709A patent/JP2004165378A/ja active Pending
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| US9899476B2 (en) | 2014-02-28 | 2018-02-20 | Stmicroelectronics (Rousset) Sas | Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses |
| US10211291B2 (en) | 2014-02-28 | 2019-02-19 | Stmicroelectronics (Rousset) Sas | Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses |
| US10490632B2 (en) | 2014-02-28 | 2019-11-26 | Stmicroelectronics (Rousset) Sas | Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses |
| US10770547B2 (en) | 2014-02-28 | 2020-09-08 | Stmicroelectronics (Rousset) Sas | Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses |
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| US9780045B2 (en) | 2014-08-29 | 2017-10-03 | Stmicroelectronics (Rousset) Sas | Method for fabrication of an integrated circuit rendering a reverse engineering of the integrated circuit more difficult and corresponding integrated circuit |
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