JP2006344862A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】半導体チップ単体の表面観察や、直接プローブを接触させて特性を取るといった回路解析まで種々の解析が可能であり、第三者に対する機密保持ができない。
【解決手段】回路作成に必要な多層メタル配線構造の半導体装置において、半導体基板１と、半導体基板１上に形成された複数の回路素子２と、回路素子２間を接続した多層メタル配線層３，４と、多層メタル配線層のうち最上層配線層８の上部を被覆した保護膜９と、保護膜９の上部を封止した封止樹脂１２とで構成され、最上層配線層８の一部分に保護膜９に被覆されていない非被覆部８ａが設けられている。パッケージ開封時に封止樹脂１２を溶解すると、最上層配線層８の非被覆部８ａも溶解し、動作解析を不可能にする。
【選択図】図１

Description

本発明は、半導体装置にかかわり、特には、多層メタル配線層を有する半導体チップに対するリバースエンジニアリングの不正解析を防止する技術に関する。
正当な権利を保持しない企業や個人が、特定の半導体チップの内容を不正に解析するリバースエンジニアリングが行われ、機能同等品が無断で製造、販売される場合がある。これらの業者は機能同等品を不正にコピーすることで、正当な権利を保持しないまま、正規機器のコピー品、いわゆる海賊品の不正販売を行っている。
半導体チップは、外部環境からの保護の観点や半導体チップの使用時におけるハンドリングなどを可能にする観点より、プラスチック製のパッケージなどにより封止され、半導体装置化されている。また、α線による誤動作防止、応力防止のための目的で、半導体チップ上に飴色（半透明の茶色）などのポリイミド膜が塗布され、上層配線を見えにくくする場合がある。エポキシ系の封止樹脂やポリイミド膜などは、発煙硝酸や硫酸、剥離液などを用いた化学的エッチングで除去することが可能である。上層配線から順にドライエッチ、ウエットエッチ、研磨等によって剥離すれば、半導体チップ単体が得られる。そして、可視光線、紫外光線の各種顕微鏡の活用により表面から下層配線の結線を読むことにより回路解析、パターン解析が可能である。また、直接プローブを接触させて特性を取るといった種々の解析が可能となる。
このような不正リバースエンジニアリングの攻撃を防御するために、半導体チップの表面および断面からの解析を困難にする技術的な工夫がなされている。代表的なものは、多層メタル配線化し、光学顕微鏡による各配線レイアウトの解析を困難にするものであり、次のようなものがある。
〔１〕顕微鏡による光学的なパターン解析や回路解析に対して、半導体チップの最上層部の全面をメタルで覆っている。
〔２〕メモリ部とロジック部等の混載半導体チップ（ＳｏＣ（System on Chip））のメモリ部は、ロジック部よりも使用する配線総数が少ない場合があり、多層配線構造の上層にダミー配線パターンを入れ、下層のメモリ部を見えなくしている。
〔３〕各配線層にダミー配線部を追加して、簡単には回路解読をできなくしている（例えば特許文献１参照）。
特開２００１−２８４３５７号公報（第３−５頁、第１−７図）
従来の対策では、専用の配線層を追加することから、半導体製造プロセスに関してマスク枚数や製造工程を増やすことになるので、コストアップを招く問題を含んでいる。また、解析は困難であるが、技術的には時間をかければ不正コピーが可能である。
本発明は、このような事情に鑑みて創作したものであり、多層メタル配線構造の半導体装置において、不正解析の阻止を簡易に行えるようにすることを目的としている。
本発明は、封止樹脂溶解によるパッケージ開封時に一部の配線、結線材の同時溶解を通じて、不正解析を困難にするものである。
本発明による半導体装置は、半導体基板と、前記半導体基板上に形成された複数の回路素子と、前記回路素子間を接続した多層メタル配線層と、前記多層メタル配線層のうち最上層配線層の上部を被覆した保護膜と、前記保護膜の上部を封止した封止樹脂とで構成され、前記最上層配線層の一部分に前記保護膜に被覆されていない非被覆部が設けられていることを特徴としている。
この構成によれば、最上層配線層の一部分に保護膜に被覆されていない非被覆部が設けられていることにより、正当な権限を有しない第三者が不正に封止樹脂の溶解を行ってパッケージを開封したとき、封止樹脂の溶解に伴って最上層配線層の非被覆部も溶解され、配線の一部分が無くなるために、半導体装置は動作できないものとなる。したがって、マスク枚数を増やすこともチップ面積を増やすことも無く、第三者による不正な動作解析、電気的特性解析を阻止することができる。その結果、半導体素子の情報の機密保持を確実化することができる。
上記において、前記最上層配線層については、これを、回路的に有意な実配線パターン部と、前記実配線パターン部の空き領域の回路的に無意味なダミー配線パターン部の２つを構成要素として含んでいるものとして構成する態様がある。これによれば、封止樹脂の溶解によるパッケージの開封後には実配線パターンとダミー配線パターンとが混在していることから、第三者による不正なパターン解析を阻止することができる。
また上記において、前記ダミー配線パターン部は、前記実配線パターン部と同一または類似の形態となっているのが好ましい。パッケージの開封後に、実配線パターンとダミー配線パターンの区別がつかなくなり、実配線パターンがどれか分からないので、第三者による不正なパターン解析および回路解析の阻止機能をさらに確実化することができる。
また上記において、前記実配線パターン部およびダミー配線パターン部が互いに同一形状をなす複数のタイル状パターン部として形成されている態様もある。これによれば、タイル状に繰り返して同一パターンが規則的に並ぶことで、パッケージ開封後の実配線パターン部とダミー配線パターン部の区別がつかない確率が上がり、第三者による不正なパターン解析および回路解析の阻止機能をさらに確実化することができる。
また上記において、前記多層メタル配線層における配線がＸ線透過性素材で構成されているという態様もある。Ｘ線透過率は原子番号と密度の積に反比例するので、配線をＸ線透過率の高い原子番号および密度の素材とすることにより、パッケージ開封前のＸ線解析を阻止し、チップ内配線情報への不正アクセスを防止することができる。
また、本発明による半導体装置は、半導体基板と、前記半導体基板上に形成された複数の回路素子と、前記回路素子間を接続した多層メタル配線層と、前記多層メタル配線層のうち最上層配線層の表層に形成した内部結線用パッド下地と、前記最上層配線層の上方で前記内部結線用パッド下地どうしを結線した結線材と、前記最上層配線層の上部を前記結線材とともに封止した封止樹脂とで構成されているものである。これは、端的には、パッケージ外部につながるリード線とは別に、内部結線用パッド下地どうし間を結線する結線材を持つということである。
これによれば、封止樹脂中に結線材が配置されていることにより、正当な権限を有しない第三者が不正に封止樹脂の溶解を行ってパッケージを開封したとき、封止樹脂の溶解に伴って結線材も溶解され、配線の一部分が無くなるために、半導体装置は動作できないものとなる。したがって、マスク枚数を増やすこともチップ面積を増やすことも無く、第三者による不正な動作解析、電気的特性解析を阻止することができる。その結果、半導体素子の情報の機密保持を確実化することができる。
上記において、前記最上層配線層については、これが、回路的に無意味なダミー用パッド下地をさらに備えているという態様がある。これによれば、封止樹脂の溶解によるパッケージの開封後には内部結線用パッド下地とダミー用パッド下地とが混在していることから、第三者による不正なパターン解析を阻止することができる。
また上記において、前記ダミー用パッド下地は、前記内部結線用パッド下地と同一または類似の形態となっているのが好ましい。パッケージの開封後に、内部結線用パッド下地とダミー用パッド下地の区別がつかなくなり、内部結線用パッド下地がどれか分からないので、第三者による不正なパターン解析および回路解析の阻止機能をさらに確実化することができる。
また上記において、前記内部結線用パッド下地および前記ダミー用パッド下地が互いに同一形状をなす複数のタイル状パターン部として形成されている態様もある。これによれば、タイル状に繰り返して同一パターンが規則的に並ぶことで、パッケージ開封後の内部結線用パッド下地とダミー用パッド下地の区別がつかない確率が上がり、第三者による不正なパターン解析および回路解析の阻止機能をさらに確実化することができる。
また上記において、前記結線材がＸ線透過性素材で構成されているという態様もある。結線材をＸ線透過率の高い原子番号および密度の素材とすることにより、パッケージ開封前のＸ線解析を阻止し、チップ内配線情報への不正アクセスを防止することができる。
なお、設計レイアウトを所有する正当使用者は、自ら、故障解析、歩留まり解析などを行う際には、設計レイアウトを利用して収束イオンビーム（ＦＩＢ：Focused Ion Beam）等の活用によって再結線を行うことを通じて解析を実現する可能性を残している。
また、本発明による半導体装置の製造方法は、
半導体基板に複数の回路素子を形成する工程と、
前記回路素子間を接続して多層メタル配線層を形成する工程と、
前記最上層配線層の上部を保護膜で被覆し、このとき前記最上層配線層ではその一部分に保護膜で被覆されない非被覆部を設ける工程と、
前記最上層配線層の外部結線用パッド下地とパッケージ外部につながるリード線とをワイヤボンディングする工程と、
前記非被覆部も含めて前記保護膜の上部を封止樹脂で封止する工程とを含むものである。
上記において、前記最上層配線層を形成する際に、実配線パターン部に加えてダミー配線パターン部を作り込むという態様がある。
これによれば、プロセスとしては従来技術と基本的に変わらず、保護膜のパターンを一部分変えるだけで対応でき、不正解析を確実に防止できる半導体装置を製造することができる。
また、本発明による半導体装置の製造方法は、
半導体基板に複数の回路素子を形成する工程と、
前記回路素子間を接続して多層メタル配線層を形成する工程と、
前記最上層配線層の内部結線用パッド下地どうしを結線材で形成する工程と、
前記最上層配線層の外部結線用パッド下地とパッケージ外部につながるリード線とをワイヤボンディングする工程と、
前記結線材を含めて前記最上層配線層の上部を封止樹脂で封止する工程とを含むものである。
上記において、前記最上層配線層を形成する際に、内部結線用パッド下地に加えてダミー用パッド下地を作り込むという態様がある。
これによれば、プロセスとしては従来技術と基本的に変わらず、結線を一部分変えるだけで対応でき、不正解析を確実に防止できる半導体装置を製造することができる。
本発明によれば、正当な権限を有しない第三者が不正に封止樹脂の溶解を行ってパッケージを開封したとき、封止樹脂の溶解に伴って最上層配線層の非被覆部あるいは結線材も溶解されて無くなるために、マスク枚数を増やすこともチップ面積を増やすことも無く、第三者による不正な動作解析および電気的特性解析を阻止することができる。その結果、半導体素子の情報の機密保持を確実化することができる。
また、ダミー配線パターン部やダミー用パッド下地の追加により、封止樹脂の溶解によるパッケージの開封後には実配線パターンとダミー配線パターンとの混在、内部結線用パッド下地とダミー用パッド下地との混在により、第三者による不正なパターン解析を阻止することができる。
このように本発明は、多層配線構造を採用したＬＳＩや超システムＬＳＩなどの半導体チップにおいて、リバースエンジニアリングによる不正コピーや不正使用目的の回路解析を防止する極めて効果的な解析防止技術である。
以下、本発明にかかわる半導体装置およびその製造方法の実施の形態について図面に基づいて詳細に説明する。
本発明は多層配線構造の半導体チップにかかわる半導体装置であるが、以下では、説明の便宜上、２層構造の場合を例示する。
（実施の形態１）
図１は本発明の実施の形態１における半導体装置における半導体チップの要部の拡大断面図、図２は全体的な概略断面図、図３は全体的な概略平面図である。
図１において、１はシリコンなどの半導体基板、２は半導体基板１の表面側に多数の回路素子が高密度に組み込まれて構成された回路素子部、３は回路素子部２に対するパターン接続用の第１層、４は同じくパターン接続用の第２層である。第１層３は、所定の厚みを有するＳｉＯ2などの絶縁層５と、その上面に形成された第１のメタル配線層６とで構成され、絶縁層５には回路素子部２とコンタクトをとるための複数のスルーホール７が穿設されている。同様に、第２層４も、ＳｉＯ2などの絶縁層５と、その上面に蒸着およびエッチング処理などの手法によって形成された第２のメタル配線層８とで構成されている。この例では２層構造を例示しているので、第２のメタル配線層８が最上層配線層８となっている。最上層配線層８の上部が保護膜９で覆われているが、最上層配線層８の表面一部は保護膜９で覆われずに露出された状態の非被覆部８ａとなっている。この非被覆部８ａを伴う最上層配線層８および保護膜９の領域が実配線パターン部１０である。さらに、最上層配線層８には、平面視で非被覆部８ａと同一または類似のパターンをもって保護膜９で被覆された態様の回路的に無意味なダミー配線パターン部１１が形成されている。このダミー配線パターン部１１は、回路動作上、意味をなさない領域である。ダミー配線パターン部１１においては、保護膜９で被覆されていない部分には配線が存在していない。実配線パターン部１０およびダミー配線パターン部１１の配置については、ランダムでも規則性があってもよい。また、半導体チップ１３上の複数箇所でもよいし一箇所でもよい。実配線パターン部１０とダミー配線パターン部１１の数、配置、組み合わせなどは自由に設定可能である。実配線パターン部１０もダミー配線パターン部１１も含めて最上層配線層８および保護膜９の上部がエポキシ樹脂等の封止樹脂１２で被覆されている。
また上記において、第１層３および第２層４の配線につき、その構成材料を、Ｘ線透過率の高い原子番号と密度の素材としている。例えば、Ａｌ、ＣｕなどはＸ線透過率が高く、好ましい配線材料である。ちなみに、半導体基板１を構成するシリコンＳｉは、Ｘ線をよく透過することが知られている。一方、Ｘ線透過率は、素材の原子番号と密度に反比例する。Ａｌ、Ｃｕなどは原子番号がＳｉに近く、Ｘ線透過率が高い。
以上のような構造をもって、半導体チップ１３が構成されている。
図２は図１に示した半導体チップ１３の全体が樹脂封止された構造の半導体装置の概略断面を示す。図２において、１４はダイパッド、１５は銀ペースト、１６は半導体チップ１３の周辺に配置された外部結線用パッド下地、１７はパッケージ外部につながるリード線、１８は金線である。半導体チップ１３は、ダイパッド１４上に銀ペースト１５を介して固定され、さらに、外部結線用パッド下地１６とリード線１７とが金線１８を介してワイヤボンディングされている。
樹脂封止状態の半導体チップ１３の平面図を示す図３において、それぞれ複数の実配線パターン部１０とダミー配線パターン部１１とが分散配置されている。なお、切断線ａでの拡大断面が図１となっている。図３において、黒で示す実配線パターン部１０は、白で示すダミー配線パターン部１１に対して、視覚的に弁別できる状態である。それは、実配線パターン部１０では保護膜９のない非被覆部８ａを通して、最上層配線層８の配線部分が視認でき、一方、ダミー配線パターン部１１で保護膜９のない部分にはもともと配線が存在していないからである。
次に、上記のように構成された半導体装置において、第三者が開封しようした場合の動作について説明する。図４は開封状態の半導体チップ１３の断面図（図１対応）、図５は開封状態の概略平面図である。
発煙硝酸などにより半導体装置の封止樹脂１２が溶解され、開封されると、半導体装置の中からは図４に示すような半導体チップ１３が現れる。このとき同時に、保護膜９で覆われていない非被覆部８ａをもつ実配線パターン部１０においては、その最上層配線層８の配線の非被覆部８ａ相当の部分が溶解し、凹部が形成される。ダミー配線パターン部１１においては、そのような溶解は生じない。この溶解後の実配線パターン部１０′は、ダミー配線パターン部１１と同一または類似のものとなる。もっとも、そのようになるようにあらかじめ図１の段階で、非被覆部８ａをもつ実配線パターン部１０とダミー配線パターン部１１とを形成しておいた訳である。
なお、全開封では、封止樹脂１２を溶かすために約６０℃前後の発煙硝酸溶液をビーカーに用意し、数分から数十分程度浸け置く。場合によっては希硫酸などを混合する。また、部分開封の場合には、耐薬品用のテープなどで開封したくない部分を覆い、オープナーと呼ばれる部分開封装置で硝酸と硫酸の混合液などを噴射することにより、精度良く開封することができる。
図５では、溶解開封後の実配線パターン部１０′は白で示され、それはダミー配線パターン部１１に対して、視覚的に弁別できない状態である。なお、切断線ｂでの拡大断面が図４となっている。
このように、溶解開封後における実配線パターン部１０′とダミー配線パターン部１１の見分けがつけられないので、不正に開封を行った第三者はパターン解析をすることができない。したがって、半導体チップ１３の機密性を向上させることができる。
また、実配線パターン部１０′において、非被覆部８ａに対応する最上層配線層８の配線の一部が溶解されるので、実効的な配線としての機能は破壊されている。したがって、不正に開封を行った第三者は電気的特性解析も不可能となり、半導体チップ１３の機密性をさらに向上させることができる。これは、部分開封でも全開封でも同じである。
さらに、半導体チップ１３における配線をＡｌ、ＣｕなどＸ線透過率の高い原子番号と密度の素材で構成してあるので、非破壊のＸ線解析も防止できる。なお、外部との結線には４０μｍ程度の径の金線などが使用されるが、チップ中央部の結線ではこの径よりも細い２０μｍ程度以下にするとよい。
次に、正当な目的で行う故障解析、歩留まり解析などを行う場合について述べる。
先ず、全開封または部分開封後の半導体チップ１３に対して、設計レイアウトに基づいて再結線したい実配線パターン部１０′の配線を決め、その配線に対応してＡｌやＣｕなどの金属面を露出させる。これには、収束イオンビーム（ＦＩＢ）等による保護膜９や層間膜などの選択エッチ機能を用いる。次に、タングステンなどの材料で実配線パターン部を再結線する。これにより、故障解析や歩留まり解析などを行おうとする者にとっては、その解析が可能となる。
なお、図６に示すように、実配線パターン部１０とダミー配線パターン部１１とを規則正しくタイル状に敷き詰めたタイル状パターン部１９とし、このタイル状パターン部１９を半導体チップ１３の全面に配置するのでもよい。また、半導体チップ１３の全面に配置する場合に、実配線パターン部１０とダミー配線パターン部１１の配置はランダムでよい。
次に、半導体装置の製造方法を図７の製造プロセスフローチャートに基づいて説明する。
半導体チップ１３の作成の工程Ａは、フロントエンド部の形成の工程Ａ１とバックエンド部の形成の工程Ａ２に分かれる。フロントエンド部の形成の工程Ａ１は、半導体基板にトランジスタなどの回路素子を作り込む工程である。バックエンド部の形成の工程Ａ２は、回路素子を相互に配線する工程であり、下層配線部を形成する工程Ｓ１と（ここまでは従来と同様）、実配線パターン部１０とダミー配線パターン部１１とを作り込みながら最上層配線層８を形成する工程Ｓ２と、実配線パターン部１０の一部を被覆しないマスクパターンを用いて、最上層配線層８の上部に保護膜９を形成する工程Ｓ３とからなる。最上層配線層８を形成する工程Ｓ２は、プロセス的には従来と変わらない。
以上のようにして半導体チップ１３を作成した上で、次いで従来通りの外部結線用パッド下地１６とリード線１７のボンディングの工程Ｂを行い、さらに、封止樹脂１２を用いて封止する工程Ｃを行って、半導体装置のプロセスが終了する。
以上のように本実施の形態によれば、正当な権利を保持しない第三者による不正な解析をコストをかけずに容易に防止することができる。さらに、設計レイアウトを所有する正当使用者は、自ら、故障解析、歩留まり解析などを行う際には、設計レイアウトを利用して再結線を行うことを通じて解析を実現する可能性を残している。
（実施の形態２）
図８は本発明の実施の形態２における半導体装置における半導体チップの要部の拡大断面図、図９は全体的な概略断面図、図１０は全体的な概略平面図である。
図８において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態においては、最上層配線層８には、複数の内部結線用パッド下地２０および複数のダミー用パッド下地２１が形成されている。ダミー用パッド下地２１は、内部結線用パッド下地２０と同一または類似の態様となっている。そして、内部結線用パッド下地２０，２０どうし間が結線材２２を介して結線されている。この結線は、外部結線用パッド下地１６とリード線１７を金線１８を介してワイヤボンディングする前の段階で実施するとよい。一方、ダミー用パッド下地２１に対しては配線は行われていない。内部結線用パッド下地２０，２０どうしを結線材２２で結線した領域が実結線パターン部２３であり、ダミー用パッド下地２１の領域がダミー結線パターン部２４である。このダミー結線パターン部２４は、回路動作上、意味をなさない領域である。
実結線パターン部２３およびダミー結線パターン部２４の配置については、ランダムでも規則性があってもよい。また、半導体チップ１３上の複数箇所でもよいし一箇所でもよい。実結線パターン部２３とダミー結線パターン部２４の数、配置、組み合わせなどは自由に設定可能である。実結線パターン部２３もダミー結線パターン部２４も含めて最上層配線層８および保護膜９の上部がエポキシ樹脂等の封止樹脂１２で被覆されている。その他の構成については、実施の形態１の場合の図１と同様であるので、詳しい説明は省略する。
図９は図８に示した半導体チップ１３の全体が樹脂封止された構造の半導体装置の概略断面を示す。
樹脂封止状態の半導体チップ１３の平面図を示す図１０において、それぞれ複数の実結線パターン部２３とダミー結線パターン部２４とが分散配置されている。なお、切断線ｃでの拡大断面が図８となっている。図１０において、黒で示す実結線パターン部２３は、白で示すダミー結線パターン部２４に対して、視覚的に弁別できる状態である。それは、実結線パターン部２３には結線材２２があるのに対して、ダミー結線パターン部２４にはそのような配設がないことが視認できるからである。
次に、上記のように構成された半導体装置において、第三者が開封しようした場合の動作について説明する。図１１は開封状態の半導体チップ１３の断面図（図８対応）、図１２は開封状態の概略平面図である。
発煙硝酸などにより半導体装置の封止樹脂１２が溶解され、開封されると、半導体装置の中からは図１１に示すような半導体チップ１３が現れる。このとき同時に、実結線パターン部２３においては、その最上層配線層８の結線材２２が溶解する。この溶解後の実結線パターン部２３′は、ダミー結線パターン部２４と同一または類似のものとなる。もっとも、そのようになるようにあらかじめ図８の段階で、実結線パターン部２３とダミー結線パターン部２４とを形成しておいた訳である。
図１２では、溶解開封後の実結線パターン部２３′は白で示され、それはダミー結線パターン部２４に対して、視覚的に弁別できない状態である。なお、切断線ｄでの拡大断面が図１１となっている。
このように、溶解開封後における実結線パターン部２３′とダミー結線パターン部２４の見分けがつけられないので、不正に開封を行った第三者はパターン解析をすることができない。したがって、半導体チップ１３の機密性を向上させることができる。
また、実結線パターン部２３′において、結線材２２が溶解されるので、実効的な配線としての機能は破壊されている。したがって、不正に開封を行った第三者は電気的特性解析も不可能となり、半導体チップ１３の機密性をさらに向上させることができる。これは、部分開封でも全開封でも同じである。
さらに、非破壊のＸ線解析も防止することができる。また、設計レイアウトを所有する正当使用者が行う故障解析、歩留まり解析などについても実施の形態１と同様の効果が発揮される。タイル状パターン部についても、実施の形態１と同様に実施することができる。
次に、半導体装置の製造方法を図１３の製造プロセスフローチャートに基づいて説明する。
半導体チップ１３の作成の工程Ｄは、フロントエンド部の形成の工程Ｄ１とバックエンド部の形成の工程Ｄ２に分かれる。バックエンド部の形成の工程Ｄ２は、下層配線部を形成する工程Ｓ１１と（ここまでは従来と同様）、最上層配線層８を形成する工程Ｓ１２と、半導体チップ１３の最上層配線層８の周辺部に外部結線用パッド下地１６を形成し、中央部に内部結線用パッド下地２０とダミー用パッド下地２１を形成する工程Ｓ１３と、最上層配線層８の上部に保護膜９を形成する工程Ｓ１４とからなる。最上層配線層８に各パッドを形成する工程Ｓ１３は、プロセス的には従来と変わらない。
以上のようにして半導体チップ１３を作成した上で、次いで従来通りの外部結線用パッド下地１６とリード線１７のボンディングと内部結線用パッド下地２０どうし間のボンディングの工程Ｅを行い（ボンディング順序は任意）、さらに、封止樹脂１２を用いて封止する工程Ｆを行って、半導体装置のプロセスが終了する。
以上のように本実施の形態によれば、実施の形態１と同様の効果を発揮することができる。そして、元々通常のメタル配線層の空き領域にダミー結線パターン部２４を追加するだけであるから、エッチング処理するためのマスク枚数や製造プロセス数の増加がない。つまり、製造工程において専用の工程は不要である。したがって、製造コストや製造ＴＡＴ（Turn Around Time）には影響しない。
本発明の半導体装置の技術は、耐タンパ暗号技術の解読防止等として有用である。また、メモリの冗長救済などを目的とするほか、各種のヒューズ等の用途にも応用できる。
本発明の実施の形態１における半導体装置における半導体チップの要部の拡大断面図 本発明の実施の形態１における半導体装置の全体的な概略断面図 本発明の実施の形態１における半導体チップの全体的な概略平面図 本発明の実施の形態１におけるパッケージ全開封後の半導体チップの概略断面図 本発明の実施の形態１におけるパッケージ全開封後の半導体チップの概略平面図 本発明の実施の形態１の変形の態様での半導体チップの概略平面図 本発明の実施の形態１におけるプロセスフローチャート 本発明の実施の形態２における半導体装置における半導体チップの要部の拡大断面図 本発明の実施の形態２における半導体装置の全体的な概略断面図 本発明の実施の形態２における半導体チップの全体的な概略平面図 本発明の実施の形態２におけるパッケージ全開封後の半導体チップの概略断面図 本発明の実施の形態２におけるパッケージ全開封後の半導体チップの概略平面図 本発明の実施の形態２におけるプロセスフローチャート
符号の説明
１ 半導体基板
２ 回路素子部
３ 第１層
４ 第２層
５ 絶縁層
６ 第１のメタル配線層
７ スルーホール
８ 第２のメタル配線層（＝最上層配線層）
９ 保護膜
１０ 実配線パターン部
１１ ダミー配線パターン部
１２ 封止樹脂
１３ 半導体チップ
１４ ダイパッド
１５ 銀ペースト
１６ 外部結線用パッド下地
１７ リード線
１８ 金線
１９ タイル状パターン部
２０ 内部結線用パッド下地
２１ ダミー用パッド下地
２２ 結線材
２３ 実結線パターン部
２４ ダミー結線パターン部

Claims (14)

  1. 半導体基板と、前記半導体基板上に形成された複数の回路素子と、前記回路素子間を接続した多層メタル配線層と、前記多層メタル配線層のうち最上層配線層の上部を被覆した保護膜と、前記保護膜の上部を封止した封止樹脂とで構成され、前記最上層配線層の一部分に前記保護膜に被覆されていない非被覆部が設けられていることを特徴とする半導体装置。
  2. 前記最上層配線層は、回路的に有意な実配線パターン部と、前記実配線パターン部の空き領域の回路的に無意味なダミー配線パターン部の２つを構成要素として含んでいる請求項１に記載の半導体装置。
  3. 前記ダミー配線パターン部は、前記実配線パターン部と同一または類似の形態となっている請求項２に記載の半導体装置。
  4. 前記実配線パターン部およびダミー配線パターン部が互いに同一形状をなす複数のタイル状パターン部として形成されている請求項３に記載の半導体装置。
  5. 前記多層メタル配線層における配線がＸ線透過性素材で構成されている請求項１から請求項５までのいずれかに記載の半導体装置。
  6. 半導体基板と、前記半導体基板上に形成された複数の回路素子と、前記回路素子間を接続した多層メタル配線層と、前記多層メタル配線層のうち最上層配線層の表層に形成した内部結線用パッド下地と、前記最上層配線層の上方で前記内部結線用パッド下地どうしを結線した結線材と、前記最上層配線層の上部を前記結線材とともに封止した封止樹脂とで構成されている半導体装置。
  7. 前記最上層配線層は、回路的に無意味なダミー用パッド下地をさらに備えている請求項６に記載の半導体装置。
  8. 前記ダミー用パッド下地は、前記内部結線用パッド下地と同一または類似の形態となっている請求項７に記載の半導体装置。
  9. 前記内部結線用パッド下地および前記ダミー用パッド下地が互いに同一形状をなす複数のタイル状パターン部として形成されている請求項８に記載の半導体装置。
  10. 前記結線材がＸ線透過性素材で構成されている請求項６から請求項９までのいずれかに記載の半導体装置。
  11. 半導体基板に複数の回路素子を形成する工程と、
    前記回路素子間を接続して多層メタル配線層を形成する工程と、
    前記最上層配線層の上部を保護膜で被覆し、このとき前記最上層配線層ではその一部分に保護膜で被覆されない非被覆部を設ける工程と、
    前記最上層配線層の外部結線用パッド下地とパッケージ外部につながるリード線とをワイヤボンディングする工程と、
    前記非被覆部も含めて前記保護膜の上部を封止樹脂で封止する工程とを含む半導体装置の製造方法。
  12. 前記最上層配線層を形成する際に、実配線パターン部に加えてダミー配線パターン部を作り込む請求項１１に記載の半導体装置の製造方法。
  13. 半導体基板に複数の回路素子を形成する工程と、
    前記回路素子間を接続して多層メタル配線層を形成する工程と、
    前記最上層配線層の内部結線用パッド下地どうしを結線材で形成する工程と、
    前記最上層配線層の外部結線用パッド下地とパッケージ外部につながるリード線とをワイヤボンディングする工程と、
    前記結線材を含めて前記最上層配線層の上部を封止樹脂で封止する工程とを含む半導体装置の製造方法。
  14. 前記最上層配線層を形成する際に、内部結線用パッド下地に加えてダミー用パッド下地を作り込む請求項１３に記載の半導体装置の製造方法。
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