FR3002811A1 - Circuit intégré protégé contre des courts-circuits causés par le siliciure. - Google Patents

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Abstract

L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).

Description

CIRCUIT INTÉGRÉ PROTÉGÉ CONTRE DES COURTS-CIRCUITS CAUSÉS PAR LE SILICIURE La présente invention concerne un circuit intégré 5 protégé contre des courts-circuits causés par le siliciure, et un procédé de fabrication d'un tel circuit intégré. La figure 1 est une vue en coupe d'un circuit intégré IC comprenant une paire de cellules mémoire Cl, C2. 10 Chaque cellule mémoire Cl, C2 comprend un transistor à grille flottante FGT1, FGT2 et un transistor de sélection ST1, ST2 respectivement en série. Le circuit intégré est formé dans/sur un substrat comprenant un caisson dopé PW de type P dans une plaquette de semi-conducteur WF. Le 15 caisson PW est isolé du reste de la plaquette WF par une couche d'isolation NISO dopée N qui entoure la totalité du caisson. Une tranchée 1 s'étend de la surface du caisson PW jusqu'à la couche d'isolation NISO. Les parois latérales 20 et le fond de la tranchée 1 sont recouverts d'une couche isolante 2 (telle que de l'oxyde) et le volume restant de la tranchée est rempli d'un matériau semi-conducteur 3, tel que du silicium polycristallin ou « polysilicium ». Ensemble, la tranchée 1, la couche isolante 2 et le 25 matériau conducteur 3 forment une tranchée conductrice CT. Les transistors à grille flottante FGT1, FGT2 sont formés sur des côtés opposés de la tranchée conductrice CT, à la surface du substrat. Chaque transistor à grille 30 flottante comprend une première région dopée R1, une seconde région dopée R2, un canal horizontal CH1, une structure de grille de transistor TGS et des éléments d'espacement SPi, SP2. Les régions R1, R2 sont dopées de type N et 35 comprennent une portion peu profonde légèrement dopée nl, n2 et une portion plus profonde plus fortement dopée nr, n2', respectivement. La première région R1 s'étend dans le caisson PW depuis un premier bord El de la structure de grille de transistor jusqu'au bord supérieur de la tranchée conductrice CT, et forme la région de sourcé du transistor (S). La seconde région R2 s'étend dans le caisson PW depuis un second bord E2, opposé au premier, de la structure de grille de transistor jusqu'à un bord d'une structure de grille de transistor d'une cellule mémoire adjacente (non représentée), et forme la région de drain du transistor (D). Le canal CH1 s'étend dans le caisson PW entre les régions R1, R2 et a une longueur Ll. La structure de grille de transistor TGS est formée au-dessus du canal CH1 et comprend une pile composée 15 d'une première couche d'oxyde 01 (oxyde tunnel), d'une première couche de silicium polycristallin P1 (grille flottante FG), d'une seconde couche d'oxyde 02 (oxyde de grille) et d'une seconde couche polycristalline P2 (grille de commande CG). Le premier élément d'espacement 20 SP1 est formé sur le premier bord Si de la structure de grille TGS au-dessus de la première région dopée R1, et le second élément d'espacement SP2 est formé sur le second bord E2 de la structure de grille au-dessus de la seconde région dopée R2. 25 Les transistors de sélection ST1, ST2 comprennent chacun la première région dopée R1, une troisième région dopée R3, la tranchée conductrice CT et un canal vertical CH2. La région R3 est dopée de type N et formée dans la couche NISO. Les régions R1, R3 forment respectivement 30 les régions de source (S) et de drain (D) des transistors de sélection. Le matériau semi-conducteur 3 de la tranchée conductrice CT forme une grille de sélection « enterrée » ou « verticale » SG qui est commune aux deux transistors de sélection ST1, ST2, la couche 35 isolante 2 formant un oxyde de grille. Les canaux CH2 s'étendent dans le caisson PW entre les régions R1, R3, sur des côtés opposés de la tranchée conductrice CT, et ont une longueur L2. Des siliciures SI sont formés sur les surfaces 5 supérieures des régions dopées R1, R2, du matériau semiconducteur 3 de la tranchée conductrice CT et des grilles de commande CG. Un matériau diélectrique isolant (non représenté par souci de clarté) recouvre les cellules mémoire Cl, C2. Les régions dopées R2 des transistors 10 FGT1, FGT2 sont couplées à une piste métallique Ml formée dans une première couche métallique ou « metall » au moyen d'un contact CN traversant le matériau diélectrique isolant. La piste métallique M1 sert de ligne de bits, la 15 couche NISO sert de ligne de source et la tranchée conductrice CT sert de ligne de mots. Un autre contact (non représenté) avec le matériau semi-conducteur 3 de la tranchée conductrice peut être réalisé pour l'application de tensions de ligne de mots. D'autres paires de cellules 20 mémoire s'étendent vers la gauche et la droite de la figure, et sont couplées à la même ligne de bits et à des lignes de mots différentes. Des isolations par tranchée peu profonde ou STI (non représentées) peuvent être formées parallèles au plan de 25 la figure, sur des côtés opposés des cellules mémoire. Ces isolations séparent des colonnes de cellules mémoire reliées à des lignes de bits adjacentes. Chaque cellule mémoire Cl, C2 a ainsi une largeur (non représentée) définie par la largeur des régions dopées, plus deux fois 30 la moitié de la distance de chaque isolation par tranchée peu profonde. Chaque cellule mémoire Cl, C2 a une longueur définie par des distances Dl à D5. La distance D1 correspond à la distance allant du premier bord El de la structure de 35 grille de transistor TGS jusqu'au bord supérieur de la tranchée conductrice CT, la distance D2 correspond à la distance allant du second bord E2 de la structure de grille de transistor TGS jusqu'au bord du contact CN, la distance D3 correspond à la moitié de la largeur de la tranchée conductrice CT, la distance D4 correspond à la longueur de la structure de grille de transistor TGS de bord à bord, et la distance D5 correspond à'la moitié de la largeur du contact CN. A titre d'exemple numérique, pour une technologie de fabrication de semi-conducteur de 90 nm, les distances D1 = D2 = 75 nm, D3 = 75 nm, D4 = 100 nm, et D5 = 45 nm, pour une longueur de cellule totale de 370 nm. La largeur de chaque cellule est égale à 260 nm, pour une taille de cellule totale de 0,096 micromètres carrés.
Une cellule mémoire comprenant une grille verticale enterrée offre ainsi une surface inférieure à celle d'une cellule mémoire conventionnelle, où le transistor à grille flottante tout comme le transistor de sélection sont formés sur la surface du substrat, pour une longueur de cellule de 715 nanomètres. Pour une même largeur de 260 nm, la taille de cellule est de 0,186 micromètres carrés pour la même technologie de fabrication de semiconducteur. La siliciuration est communément réalisée par un processus de siliciure « auto-aligné » ou « saliciure » afin de réduire la résistance des zones siliciurées R1, R2, CG, CT. Néanmoins, le risque est élevé qu'un court-circuit ou « pont » de siliciure ne se forme au-dessus de la couche isolante 2 entre les régions dopées R1 et le matériau semi-conducteur 3, dans les zones encerclées. Ce risque est principalement lié à la minceur, par exemple de 10 nm ou moins, de la couche isolante 2. Un tel court-circuit de siliciure perturbe le fonctionnement de la cellule mémoire.
Une solution permettant d'éviter de tels courts-circuits de siliciure consiste à masquer la région dopée R1 et le matériau semi-conducteur 3, de sorte qu'il ne se forme aucun siliciure sur ces surfaces. Par conséquent, seules les régions dopées R2 et les grilles de commande CG sont siliciurées. Néanmoins, ce procédé nécessite un masque et des étapes de traitement supplémentaires, et laisse la région dopée R1 et le matériau semiconducteur 3 non siliciurés. Pour cette raison, des contacts avec la tranchée conductrice CT ne peuvent pas être réalisés entre les cellules mémoire Cl, C2, et doivent être placés à l'extérieur d'un plan de cellules mémoire. En outre, la résistance du matériau semiconducteur 3 est nettement augmentée, de sorte que la longueur totale de la tranchée conductrice est réduite. Une autre solution consiste à former une protection contre la siliciuration recouvrant seulement la zone encerclée de la jonction entre la région dopée R1, la couche isolante 2 et le matériau semi-conducteur 3.
Tàutefois, ce procédé nécessite également des masques et étapes de traitement supplémentaires, et peut être difficile à mettre en oeuvre pour des raisons de dimensions minimales de composants et d'alignement approprié.
Encore une autre solution consiste à siliciurer la surface supérieure du matériau semi-conducteur 3 avant de former les transistors à grille flottante. Toutefois, le processus de siliciuration est généralement réalisé pendant une étape finale de traitement, une fois que les transistors ont été réalisés, afin d'éviter la contamination de ceux-ci. Il peut par conséquent être souhaitable de fournir un autre procédé permettant d'éviter un court-circuit de siliciure entre deux régions de semi-conducteur.
Des modes de réalisation de l'invention concernent un circuit intégré formé sur un substrat semi-conducteur et comprenant une tranchée conductrice et un premier transistor formé sur la surface du substrat. La tranchée conductrice comprend une tranchée formée dans le substrat, une couche isolante sur au moins les parois latérales de la tranchée, et un matériau semi-conducteur remplissant la tranchée. Le transistor comprend : une structure de grille de transistor ; une première région dopée s'étendant dans le substrat entre un premier bord de la structure de grille et un bord supérieur de la tranchée conductrice ; et un premier élément d'espacement formé sur le premier bord de la structure de grille et au-dessus de la première région dopée. Selon un mode de réalisation, le premier élément d'espacement recouvre complètement la première région dopée et un siliciure est présent sur la surface du matériau semi-conducteur de la tranchée conductrice, mais n'est pas présent sur la surface de la première région dopée.
Selon un mode de réalisation, le circuit intégré comprend en outre une seconde région dopée s'étendant dans le substrat à partir d'un second bord, opposé au premier, de la structure de grille ; et un second élément d'espacement formé sur le second bord de la structure de grille et au-dessus de la seconde région dopée. Selon un mode de réalisation, la tranchée conductrice forme une grille enterrée d'un second transistor, et le circuit intégré comprend en outre une troisième région dopée qui s'étend suivant des bords inférieurs de la grille enterrée et forme une région de source ou de drain du second transistor, de telle sorte que le second transistor a un canal vertical s'étendant sur un côté de la grille enterrée, entre les première et troisième régions dopées.
Selon un mode de réalisation, le premier transistor est un transistor à stockage de charge et le second transistor est un transistor de sélection, les transistors formant une première cellule mémoire.
Selon un mode de réalisation, le circuit intégré comprend en outre une seconde cellule mémoire comprenant un transistor à stockage de charge formé sur la surface du substrat sur le côté opposé de la tranchée conductrice et un transistor de sélection comprenant un canal vertical s'étendant sur un côté opposé de la tranchée conductrice, la tranchée conductrice formant une grille enterrée commune des première et seconde cellules mémoire. Selon un mode de réalisation, une première distance entre le premier bord de la structure de grille de transistor et le bord supérieur de la tranchée conductrice fait approximativement la moitié d'une seconde distance entre le second bord de la structure de grille de transistor et un contact formé avec la seconde région dopée. Selon un mode de réalisation, le premier élément d'espacement a une longueur supérieure ou égale à la première distance, et le second élément d'espacement fait approximativement la même longueur que le premier élément d'espacement. Selon un mode de réalisation, une première distance entre le premier bord de la structure de grille de transistor et le bord supérieur de la tranchée conductrice est approximativement égale à une seconde distance entre le second bord de la structure de grille de transistor et un contact formé avec la seconde région dopée. Selon un mode de réalisation, le premier élément d'espacement fait approximativement le double de la 35 longueur du second élément d'espacement.
Selon un mode de réalisation, le premier élément d'espacement est une structure à double élément d'espacement comprenant une première portion qui recouvre partiellement la première région dopée et une seconde portion qui recouvre le reste de la première région dopée. Selon un mode de réalisation, la seconde région dopée comprend une portion légèrement dopée peu profonde et une portion plus profonde plus fortement dopée, et la première région dopée comprend uniquement une portion légèrement dopée peu profonde. Selon un mode de réalisation, un siliciure est également présent sur au moins une parmi la grille de commande et la seconde région dopée.
Des modes de réalisation de l'invention concernent également un dispositif comprenant un circuit intégré selon un mode de réalisation. Des modes de réalisation de l'invention concernent également un procédé de fabrication d'un circuit intégré sur un substrat semi-conducteur comprenant les étapes consistant à : former au moins une tranchée dans le substrat ; former une couche isolante sur au moins les parois latérales de la tranchée ; remplir la tranchée avec un matériau semi-conducteur pour former une tranchée conductrice ; former une première structure de grille de transistor sur la surface du substrat ; implanter une première région dopée s'étendant entre un premier bord de la structure de grille et un bord supérieur de la tranchée conductrice ; former un premier élément d'espacement sur le premier bord de la structure de grille et au-dessus de la première région dopée, le premier élément d'espacement recouvrant complètement la première région dopée et l'empêchant d'être siliciurée ; et former un siliciure sur la surface supérieure du matériau semi-conducteur de la tranchée conductrice, mais pas sur la surface de la première région dopée. Selon un mode de réalisation, le procédé comprend en outre l'étape consistant à implanter une seconde région dopée s'étendant depuis un second bord, opposé au premier, de la structure de grille ; et former un second élément d'espacement sur le second bord de la structure de grille et au-dessus de la seconde région dopée. Selon un mode de réalisation, la tranchée 10 conductrice est une grille enterrée d'un second transistor, le procédé comprenant en outre l'étape consistant à former une troisième région dopée s'étendant suivant des bords inférieurs de la grille enterrée et formant une région de source ou de drain du second 15 transistor, de telle sorte que le second transistor a un canal vertical s'étendant sur un côté de la grille enterrée, entre les première et troisième régions dopées. Selon un mode de réalisation, les étapes consistant à former les éléments d'espacement comprennent en outre : 20 la formation d'un premier élément d'espacement au-dessus de la première région dopée et d'un second élément d'espacement au-dessus de la seconde région, le premier élément d'espacement ne recouvrant que partiellement la première région dopée ; le retrait du second élément 25 d'espacement ; la formation d'un premier élément d'espacement supplémentaire recouvrant le reste de la première région dopée ; et la formation d'un second élément d'espacement supplémentaire au-dessus de la seconde région dopée. 30 Selon un mode de réalisation, l'étape consistant à former les éléments d'espacement comprend : le dépôt d'une couche uniforme d'espacement ; et la formation de motif et la gravure de la couche uniforme d'espacement afin de former les premier et second éléments 35 d'espacement.
Selon un mode de réalisation, le procédé comprend en outre une étape consistant à implanter des dopants dans la seconde région dopée, sans implanter de dopants dans la première région dopée.
Des modes de réalisation d'un circuit intégré et un procédé de fabrication d'un tel circuit intégré selon l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les dessins joints, parmi lesquels : - la figure 1, précédemment décrite, est une vue en coupe d'-un circuit intégré conventionnel, - la figure 2 est une vue en coupe d'un circuit intégré selon un premier mode de réalisation de l'invention, - les figures 3A à 3F sont des vues en coupe d'étapes 15 d'un procédé de fabrication d'un circuit intégré selon le premier mode de réalisation de l'invention, - la figure 4 est une vue en coupe d'un circuit intégré selon un second mode de réalisation de l'invention, - les figures 5A à 5D sont des vues en coupe d'étapes 20 d'un procédé de fabrication d'un circuit intégré selon le second mode de réalisation de l'invention, - la figure 6 est une vue en coupe d'un circuit intégré selon un troisième mode de réalisation de l'invention, - les figures 7A et 7B sont des vues en coupe d'étapes 25 d'un procédé de fabrication d'un circuit intégré selon le troisième mode de réalisation de l'invention, et - la figure 8 illustre un dispositif comprenant un circuit intégré selon un mode de réalisation de l'invention. 30 L'invention se base sur les observations suivantes mutuellement indépendantes concernant les premières régions dopées R1 du circuit intégré illustré à la figure 1 : la longueur de la région dopée R1 peut être réduite sans que cela n'ait d'effets négatifs sur le 35 fonctionnement des transistors ; une seconde implantation de dopants pour former les portions plus profondes plus fortement dopées nl' n'est pas nécessaire ; et il n'est pas nécessaire de siliciurer les régions dopées R1 car elles sont relativement petites et qu'aucun contact avec 5 celles-ci n'est réalisé. La figure 2 est une vue en coupe d'un circuit intégré IC1 selon un premier mode de réalisation de l'invention. Le circuit intégré IC1 comprend une paire de cellules mémoire C11, C12, chacune comprenant un 10 transistor à grille flottante FGT11, FGT12 et un transistor de sélection ST11, ST12 respectivement. La structure des cellules mémoire C11, C12 est similaire à celle des cellules mémoire Cl, C2 décrites en relation avec la figure 1, les mêmes références désignant les 15 mêmes composants. Le circuit intégré IC1 illustré à la figure 2 diffère du circuit intégré IC illustré à la figure 1 en ce que la distance entre le premier bord El de la structure de grille de transistor TGS et le bord 20 supérieur de la tranchée conductrice CT a été réduite à une distance Dr. En particulier, les paramètres de topographie sont ajustés pendant la conception du circuit intégré IC1 de telle sorte que la distance D1' est égale à la largeur du premier élément d'espacement SP1 devant 25 être formé au-dessus de la première région dopée Rl. En conséquence, les éléments d'espacement SPI recouvrent complètement les régions dopées R1, évitant ainsi qu'un siliciure ne se forme sur les régions dopées R1 ; par conséquent, un court-circuit de siliciure ne 30 peut pas se former entre la région dopée R1 et le matériau semi-conducteur 3 de la tranchée conductrice CT. En outre, des siliciures SI peuvent encore se former sur le matériau semi-conducteur 3, les grilles de commande CG et les secondes régions dopées R2. Des contacts de ligne 35 de bits et de ligne de mots (non représentés) avec la région dopée R2 et avec la tranchée conductrice CT peuvent être réalisés selon les besoins, et aucun masque ou étape de traitement supplémentaires ne sont requis. Les distances D2, D3, D4 et D5 (non représentées à la figure 2) ne sont pas modifiées, mais la taille générale de la cellule est encore réduite par rapport à celle illustrée à la figure 1. A titre d'exemple numérique, D1=75/2 nm, D2=75 nm, D3=75 nm, D4= 100 nm, D5=45 nm, pour une longueur totale de 332,5 nm, et une même largeur de 260 nm, pour une taille de cellule de 0,086 microns carrés. En outre, étant donné que les éléments d'espacement SP1 recouvrent complètement les régions dopées R1, des portions plus profondes plus fortement dopées (n1' à la figure 1) ne sont pas formées dans les premières régions dopées R1. En conséquence, les régions dopées R1 ne comprennent qu'une portion peu profonde légèrement dopée nl, tandis que les régions dopées R2 comprennent à la fois une portion peu profonde légèrement dopée n2 et une portion plus profonde plus fortement dopée n2'. De ce fait, les canaux verticaux CH2 entre les régions R1, R3 des transistors de sélection ST11, ST12 ont des longueurs de canal plus importantes L2'. La longueur de canal plus importante L2' des transistors de sélection contribue à empêcher le phénomène de « pénétration » dû à des chemins de courant parasites entre la région de drain R1 et la région de source R3 des transistors de sélection. En outre, dans ce mode de réalisation, le premier élément d'espacement SP1 et le second élément d'espacement SP2 font approximativement la même longueur, dans la limite des écarts propres aux différents procédés conventionnels de fabrication de semi-conducteurs, par exemple ±5%, et la première distance D1' fait approximativement la moitié de la distance D2.
Les figures 3A à 3E illustrent des vues en coupe d'étapes d'un procédé de fabrication du circuit intégré IC1 selon le premier mode de réalisation de l'invention. La figure 3A illustre des étapes préliminaires Si, comprenant : - l'implantation de la couche d'isolation dopée N NISO dans la plaquette WF pour délimiter le caisson de type P PW ; - la formation de la région dopée R3 (non représentée 10 dans les figures suivantes) dans la couche NISO ; - l'implantation (facultative) d'une couche dopée P dans le caisson PW, au-dessus de la couche NISO, pour ajuster les tensions de seuil des transistors de sélection ST11, ST12 ; 15 - la gravure des tranchées 1 à partir de la surface supérieure du substrat suffisamment en profondeur pour atteindre la couche NISO ; - le dépôt de la couche isolante 2 sur les parois latérales et le fond des tranchées 1 ; 20 - le remplissage des tranchées 1 avec le matériau semiconducteur 3, tel qu'une première couche de silicium polycristallin ou « polyl » ; - la formation des oxydes tunnel sur la surface du substrat PW par dépôt et gravure de la première couche 25 d'oxyde 01, par exemple du type dioxyde de silicium SiO2 ; - la formation des grilles flottantes FG au-dessus des oxydes tunnel par dépôt et gravure de la première couche de silicium polycristallin ou « polyl » P1 ; 30 - la formation des oxydes de grille au-dessus des grilles flottantes FG par dépôt et gravure de la seconde couche d'oxyde 02, par exemple du type ONO (Oxyde-NitrureOxyde) ; et - la formation des grilles de commande CG au-dessus des oxydes de grille par dépôt et gravure de la seconde couche de silicium polycristallin ou « poly2 » P2. L'homme de l'art comprendra que plusieurs de ces étapes peuvent être réalisées dans un ordre différent ou conjointement selon les procédés conventionnels de fabrication de semi-conducteurs, par la gravure de plus d'une couche à la fois, par exemple. La figure 3B illustre une étape S2 dans laquelle 10 est réalisée une première implantation de dopants de type N dans la surface supérieure de la plaquette WF. Les premières régions dopées R1 sont formées entre les bords de la structure de grille de transistor TGS et les bords supérieurs de la tranchée conductrice CT, et les secondes 15 régions dopées R2 sont formées entre les bords de structures de grille de transistor adjacentes sans tranchée conductrice entre celles-ci. Les régions R1, R2 comprennent chacune des portions peu profondes légèrement dopées. 20 La figure 3C illustre une étape S3 dans laquelle une couche d'espacement SL1, telle que du dioxyde de silicium SiO2, est déposée de manière conforme sur la surface supérieure de la plaquette WF. La couche d'espacement SL1 recouvre les structures de grille de 25 transistor TGS, les régions dopées R1, R2 et les tranchées conductrices CT. La figure 3D illustre une étape S4 dans laquelle la couche d'espacement SL1 est gravée au moyen d'un procédé anisotrope pour former les éléments d'espacement SP1, SP2 30 sur les bords des structures de grille de transistor TGS. On peut noter à la figure 3D que les éléments d'espacement SP1 recouvrent complètement les régions dopées R1, tandis que les éléments d'espacement SP2 ne recouvrent pas complètement les régions dopées R2, permettant ainsi une seconde implantation des régions dopées R2. La figure 3E illustre une étape S5 dans laquelle est réalisée une seconde implantation de dopants de type N dans la surface supérieure de la plaquette. Les secondes régions dopées R2 comprennent maintenant en outre une portion plus profonde plus fortement dopée. Les premières régions dopées R1 ne sont-pas implantées une seconde fois, car elles sont recouvertes par les éléments d'espacement SP1. La figure 3F illustre une étape S6 dans laquelle la surface supérieure de la plaquette WF est siliciurée, soit par dépôt direct, soit par dépôt et réaction dans un procédé d'auto-alignement. Les surfaces du matériau semi- conducteur 3 dans la tranchée conductrice CT, les régions dopées R2 et les grilles de commande CG sont ainsi recouvertes par du siliciure SI. On peut noter à la figure 3F qu'aucun siliciure ne se forme sur les premières régions dopées R1, qui sont protégées par les éléments d'espacement SP1. De cette manière, aucun court-circuit de siliciure ne se produit entre les régions dopées R1 et le matériau semi-conducteur 3 de la tranchée conductrice CT. La figure 4 est une vue en coupe d'un circuit 25 intégré IC2 selon un second mode de réalisation de l'invention. Le circuit intégré IC2 comprend une paire de cellules mémoire Cil, C12, chacune comprenant un transistor à grille flottante FGT11, FGT12 et un transistor de sélection ST11, ST12 respectivement. La 30 structure des cellules mémoire C11, C12 est similaire à celle des cellules mémoire Cl, C2 décrites en relation avec la figure 1, les mêmes références désignant les mêmes composants. Le circuit intégré IC2 diffère du circuit intégré 35 IC1 illustré à la figure 2 en ce que, plutôt que de réduire la distance entre le premier bord El de la structure de grille de transistor TGS et le bord de la tranchée conductrice CT à la taille d'un élément d'espacement, la taille de l'élément d'espacement est augmentée jusqu'à la distance entre le premier bord El de la structure de grille de transistor TGS et le bord de la tranchée conductrice CT. De cette manière, un premier élément d'espacement de grandes dimensions SP11 est formé qui recouvre complètement la première région dopée Rl.
L'élément d'espacement SP11 est du type « double élément d'espacement », et comprend un premier élément d'espacement $P1 qui ne recouvre que partiellement la première région dopée R1, par exemple la moitié de la distance D1, et un élément d'espacement SP1' supplémentaire qui recouvre le reste de la première région dopée R1, c'est-à-dire, depuis le bord extérieur du premier élément d'espacement SP1 jusqu'au bord de la région dopée. Un second élément d'espacement SP2' est formé au-dessus de la seconde région dopée R2. En conséquence, dans ce mode de réalisation, la distance D1 = D2, et les autres distances D3, D4 et D5 (non représentées à la figure 4) ne sont pas modifiées. Les figures 5A à 5D illustrent des vues en coupe d'étapes d'un procédé de fabrication du circuit intégré 1C2 selon le second mode de réalisation de l'invention. Avant l'étape illustrée à la figure 5A, les étapes de fabrication Si à S4 illustrées et décrites en relation avec les figures 3A à 3D ont été réalisées, à l'exception du fait que l'élément d'espacement SP1 ne recouvre que partiellement la région dopée Rl. La figure 5A illustre une étape S7 dans laquelle une couche de masque ML1 est déposée sur la surface supérieure de la plaquette WF. La couche de masque ML1 fait ensuite l'objet d'une opération de formation de motif pour exposer les éléments d'espacement SP2 et pour recouvrir les éléments d'espacement SP1. La figure 5B illustre une étape S8 dans laquelle les éléments d'espacement SP2 sont retirés, puis la 5 couche de masque ML1 est retirée. Les premiers éléments d'espacement SP1 restent, recouvrant partiellement les premières régions dopées Rl. Une couche d'espacement SL2, telle que du dioxyde de silicium SiO2, est ensuite déposée de manière conforme sur la surface supérieure de 10 la plaquette WF, recouvrant les structures de grille de transistor TGS, les éléments d'espacement SP1, les régions dopées R1, R2, et les tranchées conductrices CT. La figure 5C illustre une étape S9 dans laquelle la couche d'espacement SL2 est gravée de manière anisotrope, 15 formant les éléments d'espacement supplémentaires SP1', SP2'. L'élément d'espacement SP1' s'étend depuis le bord du premier élément d'espacement SP1 jusqu'au bord de la première région dopée R1, de telle sorte que la région dopée R1 est complètement recouverte par la structure à 20 double élément d'espacement SPI, SP1'. Le second élément d'espacement SP2' s'étend à partir du second bord de la structure de grille de transistor au-dessus de la seconde région dopée R2. Une seconde implantation de dopant est ensuite réalisée, dans laquelle des dopants implantés 25 dans la seconde région dopée R2 sont auto-alignés par rapport aux bords des seconds éléments d'espacement SP2'. Les premières régions dopées R1 sont protégées d'une seconde implantation par la structure à double élément d'espacement SP1, SP1'. On peut noter que, si l'on 30 souhaite cependant former une portion de région R1 plus profonde fortement dopée, la seconde implantation peut être réalisée avant l'étape illustrée à la figure 5A, afin d'implanter les deux régions R1, R2. La figure 5D illustre une étape S10 dans laquelle 35 la surface supérieure de la plaquette WF est siliciurée, soit par dépôt direct, soit par dépôt et réaction dans un procédé d'auto-alignement. Les surfaces du matériau semiconducteur 3 dans la tranchée conductrice CT, les régions dopées R2 et les grilles de commande CG sont ainsi recouvertes par du siliciure SI. On peut noter à la figure 5D qu'aucun siliciure ne se forme sur les premières régions dopées R1, qui sont protégées par les premiers éléments d'espacement. De cette manière, aucun court-circuit de siliciure ne se produit entre les régions dopées R1 et le matériau semi-conducteur 3 de la tranchée conductrice CT. La figure 6 est une vue en coupe d'un circuit intégré 103 selon un troisième mode de réalisation de l'invention. Le circuit intégré 103 comprend une paire de cellules mémoire C11, C12, chacune comprenant un transistor à grille flottante FGT11, FGT12 et un transistor de sélection ST11, ST12 respectivement. La structure des cellules mémoire C11, C12 est similaire à celle des cellules mémoire Cl, C2 décrites en relation avec la figure 1, les mêmes références désignant les mêmes composants. Le circuit intégré 103 diffère du circuit intégré IC1 illustré à la figure 2 en ce que, plutôt que de réduire la distance entre le premier bord El de la structure de grille de transistor TGS et le bord de la tranchée conductrice CT, un premier élément d'espacement de grandes dimensions SP21 est formé, qui recouvre complètement la première région dopée Rl. Un élément d'espacement SP22 est formé sur le côté opposé, recouvrant partiellement la seconde région dopée R2 de telle sorte qu'une seconde implantation de dopants peut être réalisée dans la région dopée R2. L'élément d'espacement SP21 est nettement plus long que l'élément d'espacement SP22, par exemple deux fois plus long. En conséquence, dans ce mode de réalisation, la distance D1 = D2, et les autres distances D3, D4 et D5 (non représentées à la figure 6) ne sont pas modifiées. Les figures 7A et 7B illustrent des vues en coupe d'étapes de fabrication d'un circuit intégré 103 selon le 5 troisième mode de réalisation de :l'invention. Avant l'étape illustrée à la figure 7A, les étapes de fabrication S1 et S2 illustrées et décrites en relation avec les figures 3A et 3B ont été réalisées. La figure 7A illustre une étape Sll dans laquelle 10 une couche d'espacement SL3 est déposée de manière uniforme sur la surface supérieure de la plaquette WF, recouvrant les structures de grille de transistor TGS, les régions dopées R1, R2, et les tranchées conductrices CT. Une couche de masque ML2 est ensuite déposée sur la 15 couche d'espacement SL3. La figure 7B illustre une étape S12 dans laquelle la couche de masque ML2 est gravée selon un motif, puis fait l'objet d'une gravure de la couche d'espacement SL3. La couche de masque ML2 est ensuite retirée et le 20 matériau de la couche d'espacement SL3 s'étendant au-dessus des structures de grille de transistor est retiré. La seconde implantation de dopants dans les régions dopées R2 est ensuite réalisée, suivie d'une siliciuration de la plaquette. 25 La figure 8 illustre un exemple d'application d'un dispositif DV selon des modes de réalisation de l'invention. Le dispositif DV comprend une mémoire MEM, laquelle comprend un circuit intégré IC' (IC1, 102, IC3) selon un mode de réalisation de l'invention. Le 30 dispositif DV peut comprendre en outre un processeur et un circuit d'interface de communication. Le dispositif peut être un dispositif portable tel qu'un téléphone mobile, une carte à puce, etc. Bien que l'invention ait été décrite én relation 35 avec une paire de cellules mémoire C11, C12, chacune comprenant un transistor à grille flottante et un transistor de sélection, les transistors de sélection comprenant une grille enterrée commune, l'invention n'est pas limitée à une telle application. L'invention est en effet applicable à une cellule mémoire comprenant un transistor de sélection n'ayant pas sa grille enterrée en commun avec celle d'un autre transistor de sélection. L'invention est en outre applicable à tout transistor formé adjacent à une tranchée conductrice, avec une couche mince d'oxyde séparant une région dopée du transistor et un matériau semi-conducteur de la tranchée, un risque de court-circuit de siliciure existant entre la région dopée et le matériau semi-conducteur. Bien entendu, la longueur de l'élément d'espacement SP1, SP11, SP21 formé au-dessus de la première région dopée R1 est supérieure ou égale à la distance Dl, D1' entre le premier bord El de la structure de grille de transistor TGS et le bord supérieur de la tranchée conductrice CT. En particulier, le bord extérieur du premier élément d'espacement SP1, SP11, SP21 peut s'étendre au-delà de la jonction de la région dopée R1 et de la tranchée conductrice CT de telle sorte qu'il chevauche légèrement la couche isolante 2 ou le matériau semi-conducteur 3. Cela peut être le résultat inévitable du procédé de formation de l'élément d'espacement, ou cela peut être délibéré, afin de garantir que la région dopée R1 soit complètement recouverte malgré les éventuels écarts du processus de fabrication de semiconducteur.
En outre, bien que l'invention ait été décrite en relation avec des régions dopées de type N R1, R2, R3, NISO et un caisson dopé de type P PW, elle est également applicable à des régions dopées de type P R1, R2, R3, une couche d'isolation dopée P et un caisson dopé de type N.
En outre, bien que les transistors formés sur la surface du substrat aient été décrits comme des transistors à grille flottante ou à « stockage de charge », ils peuvent à la place simplement comprendre une grille de commande et un oxyde de grille, ou comprendre par exemple des nanocristaux de silicium au lieu d'une grille flottante de matériau polysilicium. Il va également de soi que les régions dopées R1, R2 peuvent s'étendre légèrement au-dessous de la structure de grille de transistor TGS plutôt que de s'arrêter exactement au niveau du bord de la structure de grille. Cela peut être dû par exemple à un processus d'implantation inclinée. Dans un mode de réalisation, plutôt que de retirer les éléments d'espacement SP2 comme illustré aux figures 5A, 5B, les éléments d'espacement SP2 peuvent être laissés en place sur la région dopée R2. En conséquence, un double élément d'espacement peut être formé des deux côtés de la structure de grille de transistor. Enfin, les matériaux décrits ci-dessus, tels que le 20 dioxyde de silicium et le polysilicium, peuvent être remplacés par n'importe quel autre matériau communément mis en oeuvre dans la fabrication de semi-conducteurs.

Claims (10)

  1. REVENDICATIONS1. Circuit intégré (IC1, IC2, IC3) formé sur un substrat semi-conducteur (PW, WF), comprenant : - une tranchée conductrice (CT) comprenant : - une tranchée (1) formée dans le substrat ; - une couche isolante (2) sur au moins les parois latérales de la tranchée ; et - un matériau semi-conducteur (3) remplissant la 10 tranchée ; - un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant: - une structure de grille de transistor (TGS) ; - une première région dopée (R1) s'étendant dans le 15 substrat entre un premier bord (El) de la structure de grille et un bord supérieur de la tranchée conductrice (CT) ; - un premier élément d'espacement (SP1, SP11, SP21) formé sur le premier bord (El) de la structure de grille 20 et au-dessus de la première région dopée (R1) ; et - un second élément d'espacement (SP2, SP2', SP22) formé sur le second bord (E2) de la structure de grille et au-dessus de la seconde région dopée (R2) ; caractérisé en ce que : 25 - le premier élément d'espacement (SP1, SP11, SP21) recouvre complètement la première région dopée (R1) ; et - un siliciure (SI) est présent sur la surface du matériau semi-conducteur (3) de la tranchée conductrice (CT), mais n'est pas présent sur la surface de la 30 première région dopée (R1).
  2. 2. Circuit intégré (IC1, IC2, IC3) selon la revendication 1, comprenant en outre :- une seconde région dopée (R2) s'étendant dans le substrat depuis un second bord (E2), opposé au premier, de la structure de grille (TGS) ; et - un second élément d'espacement (SP2, SP2', SP22) formé 5 sur le second bord (E2) de la structure de grille et au-dessus de la seconde région dopée (R2).
  3. 3. Circuit intégré (IC1, IC2, IC3) selon l'une des revendications 1 ou 2, dans lequel la tranchée 10 conductrice (CT) forme une grille enterrée (SG) d'un second transistor (ST11, ST12), et le circuit intégré comprend en outre une troisième région dopée (NISO, R3) qui s'étend suivant des bords inférieurs de la grille enterrée et forme une région de source ou de drain (S, D) 15 du second transistor, de telle sorte que le second transistor a un canal vertical (CH2) s'étendant sur un côté de la grille enterrée, entre les première (R1) et troisième (NISO, R3) régions dopées. 20
  4. 4. Circuit intégré selon la revendication 3, dans lequel le premier transistor est un transistor à stockage de charge (FGT11) et le second transistor est un transistor de sélection (ST11), les transistors formant une première cellule mémoire (C11). 25
  5. 5. Circuit intégré selon la revendication 4, comprenant en outre une seconde cellule mémoire (C12) comprenant un transistor à stockage de charge (FGT12) formé sur la surface du substrat sur le côté opposé de la tranchée 30 conductrice (CT) et un transistor de sélection (ST12) comprenant un canal vertical (CH2) s'étendant sur un côté opposé de la tranchée conductrice, la tranchée conductrice formant une grille enterrée commune des première et seconde cellules mémoire. 35
  6. 6. Circuit intégré (IC1) selon la revendication 2, dans lequel une première distance (D1') entre le premier bord (El) de la structure de grille de transistor et le bord supérieur de la tranchée conductrice (CT) fait approximativement la moitié d'une seconde distance (D2) entre le second bord (E2) de la structure de grille de transistor et un contact formé avec la seconde région dopée (R2).
  7. 7. Circuit intégré (IC1) selon la revendication 6, dans lequel le premier élément d'espacement (SP1) a une longueur supérieure ou égale à la première distance, et le second élément d'espacement (SP2) fait approximativement la même longueur que le premier élément 15 d'espacement.
  8. 8. Circuit intégré (IC2, IC3) selon la revendication 2, dans lequel une première distance (D1) entre le premier bord (El) de la structure de grille de transistor et le 20 bord supérieur de la tranchée conductrice (CT) est approximativement égale à une seconde distance (D2) entre le second bord (E2) de la structure de grille de transistor et un contact formé avec la seconde région dopée (R2). 25
  9. 9. Circuit intégré (IC2, IC3) selon la revendication 8, dans lequel le premier élément d'espacement (SP11, SP21) fait approximativement le double de la longueur du second élément d'espacement (SP2', SP22). 30 10, Circuit intégré (IC2) selon la revendication 8, dans lequel le premier élément d'espacement (SP11) est une structure à double élément d'espacement comprenant une première portion (SP1) qui recouvre partiellement lapremière région dopée (R1) et une seconde portion (SP1') qui recouvre le reste de la première région dopée. 11. Circuit intégré (IC1, IC2, IC3) selon l'une des revendications 1 à 10, dans lequel la seconde région dopée (R2) comprend une portion légèrement dopée peu profonde (n2) et une portion plus profonde plus fortement dopée (n2'), et la première région dopée (R1) comprend uniquement une portion légèrement dopée peu profonde (n1). 12. Circuit intégré (IC1, IC2, IC3) selon l'une des revendications 1 à 11, dans lequel un siliciure (SI) est également présent sur au moins une parmi la grille de 15 commande (CG) et la seconde région dopée (R2). 13. Dispositif (DV) comprenant un circuit intégré (IC1, IC2, IC3) selon l'une des revendications 1 à 12. 20 14. Procédé de fabrication d'un circuit intégré (IC1, 102, IC3) sur un substrat semi-conducteur (WF, PW), comprenant les étapes consistant à : - former au moins une tranchée (1) dans le substrat ; - former une couche isolante (2) sur au moins les parois 25 latérales de la tranchée ; - remplir la tranchée avec un matériau semi-conducteur (3) pour former une tranchée conductrice (CT) ; - former une première structure de grille de transistor (TGS) sur la surface du substrat ; 30 - implanter une première région dopée (R1) s'étendant entre un premier bord (El) de la structure de grille et un bord supérieur de la tranchée conductrice (CT) ; - former un premier élément d'espacement (SP1, SP11, SP21) sur le premier bord de la structure de grille et 35 au-dessus de la première région dopée (R1), le premierélément d'espacement recouvrant complètement la première région dopée et l'empêchant d'être siliciurée ; et - former un siliciure (SI) sur la surface supérieure du matériau semi-conducteur (3) de la tranchée conductrice (CT), mais pas sur la surface de la première région dopée (R1). 15. Procédé selon la revendication 14, comprenant en outre les étapes consistant à : - implanter une seconde région dopée (R2) s'étendant depuis un second bord (E2), opposé au premier, de la structure de grille ; et - former un second élément d'espacement (SP2, SP2', SP22) sur le second bord (E2) de la structure de grille et au-15 dessus de la seconde région dopée (R2). 16. Procédé selon l'une des revendications 14 ou 15, dans lequel la tranchée conductrice (CT) est une grille enterrée (SG) d'un second transistor (ST11, ST12), le 20 procédé comprenant en outre l'étape consistant à former (S1) une troisième région dopée (NISO, R3) s'étendant suivant des bords inférieurs de la grille enterrée et formant une région de source (S) ou de drain (D) du second transistor, de telle sorte que le second 25 transistor a un canal vertical (CH2) s'étendant sur un côté de la grille enterrée, entre les première (R1) et troisième (NISO, R3) régions dopées. 17. Procédé selon la revendication 15, dans lequel les 30 étapes consistant à former les éléments d'espacement (SP11, SP2') comprennent en outre : - la formation (S3, S4) d'un premier élément d'espacement (SP1) au-dessus de la première région dopée (R1) et d'un second élément d'espacement (SP2) au-dessus de la seconderégion (R2), le premier élément d'espacement (SP1) ne recouvrant que partiellement la première région dopée ; - le retrait (S7) du second élément d'espacement (SP2) ; - la formation (S8) d'un premier élément d'espacement 5 supplémentaire (SP1') recouvrant le reste de la première région dopée ; et - la formation (S8) d'un second élément d'espacement supplémentaire (SP2') au-dessus de la seconde région dopée.
  10. 10 18. Procédé selon la revendication 15, dans lequel l'étape consistant à former les éléments d'espacement comprend : - le dépôt (S11) d'une couche uniforme d'espacement 15 (SL3) ; et - la formation de motif et la gravure (S12) de la couche uniforme d'espacement afin de former les premier et second éléments d'espacement (SP21, SP22). 20 19. Procédé selon l'une des revendications 14 à 18, comprenant en outre une étape consistant à implanter (S5, S9) des dopants dans la seconde région dopée (R2), sans implanter de dopants dans la première région dopée (R1).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3000838B1 (fr) * 2013-01-07 2015-01-02 St Microelectronics Rousset Procede de fabrication d’une memoire non volatile
FR3080949B1 (fr) * 2018-05-04 2021-05-28 St Microelectronics Rousset Dispositif de memoire non volatile du type a piegeage de charges et procede de fabrication
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020153546A1 (en) * 2001-04-20 2002-10-24 Koninklijke Philips Electronics N.V. Two-transistor flash cell
US20090003074A1 (en) * 2006-03-30 2009-01-01 Catalyst Semiconductor, Inc. Scalable Electrically Eraseable And Programmable Memory (EEPROM) Cell Array
US20090158226A1 (en) * 2007-12-13 2009-06-18 International Business Machines Corporation High-density, trench-based non-volatile random access sonos memory cells for soc applications

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016067A (en) * 1988-04-11 1991-05-14 Texas Instruments Incorporated Vertical MOS transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020153546A1 (en) * 2001-04-20 2002-10-24 Koninklijke Philips Electronics N.V. Two-transistor flash cell
US20090003074A1 (en) * 2006-03-30 2009-01-01 Catalyst Semiconductor, Inc. Scalable Electrically Eraseable And Programmable Memory (EEPROM) Cell Array
US20090158226A1 (en) * 2007-12-13 2009-06-18 International Business Machines Corporation High-density, trench-based non-volatile random access sonos memory cells for soc applications

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