JP7459490B2 - 半導体ウェハ及び半導体装置 - Google Patents
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- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Description
まず、第1の実施形態について説明する。図1は、第1の実施形態に係る半導体ウェハを示す図である。図2は、図1中の一部の領域2を拡大して示す図である。
次に、第1の実施形態の第1の変形例について説明する。第1の変形例は、主に、導電膜134の構成の点で第1の実施形態と相違する。図12及び図13は、第1の実施形態の第1の変形例におけるスクライブ領域4Xを示す断面図である。図12は、図3中のIV-IV線に沿った断面図に相当する。図13は、図3中のV-V線に沿った断面図に相当する。
次に、第1の実施形態の第2の変形例について説明する。第2の変形例は、主に、溝ビアの配置の点で第1の実施形態と相違する。図14は、第1の実施形態の第2の変形例におけるスクライブ領域4Xのレイアウトを示す模式図である。
次に、第1の実施形態の第3の変形例について説明する。第3の変形例は、主に、溝ビアの配置の点で第1の実施形態と相違する。図16は、第1の実施形態の第3の変形例におけるスクライブ領域4Xのレイアウトを示す模式図である。
次に、第2の実施形態について説明する。第2の実施形態は、主に、スクライブ領域の幅方向に並び電極パッドの数の点で第1の実施形態と相違する。図18は、第2の実施形態におけるスクライブ領域4Xのレイアウトを示す模式図である。
次に、第2の実施形態の第1の変形例について説明する。第1の変形例は、主に、スクライブ領域の幅方向に並び電極パッドの数の点で第1の実施形態と相違する。図19は、第2の実施形態の第1の変形例におけるスクライブ領域4Xのレイアウトを示す模式図である。
次に、第2の実施形態の第2の変形例について説明する。第2の変形例は、主に、スクライブ領域の幅方向に並び電極パッドの数の点で第1の実施形態と相違する。図20は、第2の実施形態の第2の変形例におけるスクライブ領域4Xのレイアウトを示す模式図である。
次に、第2の実施形態の第3の変形例について説明する。第3の変形例は、主に、スクライブ領域の幅方向に並び電極パッドの数の点で第1の実施形態と相違する。図21は、第2の実施形態の第3の変形例におけるスクライブ領域4Xのレイアウトを示す模式図である。
次に、第3の実施形態について説明する。第3の実施形態は、主に、溝ビアの断面構成の点で第1の実施形態と相違する。図22は、第3の実施形態におけるスクライブ領域4Xのレイアウトを示す模式図である。図23は、第3の実施形態におけるスクライブ領域4Xを示す断面図である。図23は、図22中のXXIII-XXIII線に沿った断面図に相当する。
次に、第3の実施形態の変形例について説明する。変形例は、主に、溝ビアのレイアウトの点で第3の実施形態と相違する。図24は、第3の実施形態の変形例における電極パッドのレイアウトを示す模式図である。図25は、第3の実施形態の変形例における電極パッドを示す断面図である。図25は、図24中のXXV-XXV線に沿った断面図に相当する。
3:チップ領域
4X、4Y:スクライブ領域
5:電極パッド
6:半導体装置
10、20:領域
21、22、23、24、25、25A:溝ビア
Claims (14)
- 複数のチップ領域と、
前記複数のチップ領域の間に設けられ、平面視で第1の方向に延在するスクライブ領域と、
を有し、
前記スクライブ領域は、
前記第1の方向に延在する第1の領域と、
前記第1の領域の、平面視で前記第1の方向に直交する第2の方向の両側に位置し、前記第1の方向に延在する第2の領域と、
少なくとも前記第2の領域に設けられた電極パッドと、
を有し、
前記電極パッドは、
第1の導電膜と、
前記第1の導電膜上のカバー膜と、
前記カバー膜に設けられ、前記第1の導電膜の一部を露出する開口部と、
前記第1の導電膜の下方に設けられた配線膜と、
前記第1の導電膜の下方に設けられた複数の第1のビアと、
を有し、
前記第2の領域は、前記第1の方向に延在し、前記開口部と重なる部分を有する壁状の第2のビアを含み、
前記配線膜の一部と、前記複数の第1のビアの一部が、平面視で前記開口部と重ならないことを特徴とする半導体ウェハ。 - 前記第2の方向から視たときに、前記第2のビアは前記第2の領域にわたって設けられていることを特徴とする請求項1に記載の半導体ウェハ。
- 前記第2のビアは、
前記第1の方向に並ぶ複数の第1の溝ビアと、
前記第1の溝ビアから、前記第2の方向にずれた位置に設けられ、前記第1の方向に並ぶ複数の第2の溝ビアと、
を有し、
前記第2の方向から視たときに、前記第1の溝ビアの少なくとも一部と前記第2の溝ビアの少なくとも一部とが重なることを特徴とする請求項2に記載の半導体ウェハ。 - 前記第2のビアは、基板上に複数の金属膜が積層されて構成されていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体ウェハ。
- 前記第2のビアの前記第1の領域側に位置する側面は、前記基板から離間するほど前記第1の領域から離間することを特徴とする請求項4に記載の半導体ウェハ。
- 前記スクライブ領域は、前記第2の方向に並んだ複数の前記電極パッドを有することを特徴とする請求項1乃至5のいずれか1項に記載の半導体ウェハ。
- 平面視で、前記配線膜の一部及び前記複数の第1のビアの一部と、前記第1の溝ビアとの間に、前記第2の溝ビアが位置することを特徴とする請求項3に記載の半導体ウェハ。
- チップ領域と、
前記チップ領域の側方に設けられ、平面視で第1の方向に延在するスクライブ領域と、
前記スクライブ領域に設けられた電極パッドと、
を有し、
前記電極パッドは、
第1の導電膜と、
前記第1の導電膜上のカバー膜と、
前記カバー膜に設けられ、前記第1の導電膜の一部を露出する開口部と、
前記開口部の下方に設けられた配線膜と、
前記開口部の下方に設けられた複数の第1のビアと、
前記第1の方向に延在し、前記開口部と重なる部分を有する壁状の第2のビアと、
を有し、
前記配線膜の一部と、前記複数の第1のビアの一部が、平面視で前記開口部と重ならないことを特徴とする半導体装置。 - 平面視で前記第1の方向に直交する第2の方向から視たときに、前記第2のビアは前記スクライブ領域にわたって設けられていることを特徴とする請求項8に記載の半導体装置。
- 前記第2のビアは、
前記第1の方向に並ぶ複数の第1の溝ビアと、
前記第1の溝ビアから、前記第2の方向にずれた位置に設けられ、前記第1の方向に並ぶ複数の第2の溝ビアと、
を有し、
前記第2の方向から視たときに、前記第1の溝ビアの少なくとも一部と前記第2の溝ビアの少なくとも一部とが重なることを特徴とする請求項9に記載の半導体装置。 - 前記スクライブ領域は、前記第2の方向に並んだ複数の前記電極パッドを有することを特徴とする請求項9又は10に記載の半導体装置。
- 前記第2のビアは、基板上に複数の金属膜が積層されて構成されていることを特徴とする請求項8乃至11のいずれか1項に記載の半導体装置。
- 前記第2のビアの前記チップ領域側とは反対側に位置する側面は、前記基板から離間するほど前記チップ領域に近づくことを特徴とする請求項12に記載の半導体装置。
- 平面視で、前記配線膜の一部及び前記複数の第1のビアの一部と、前記第1の溝ビアとの間に、前記第2の溝ビアが位置することを特徴とする請求項10に記載の半導体装置。
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