JP2006093407A - 電子デバイスおよびその製造方法 - Google Patents

電子デバイスおよびその製造方法 Download PDF

Info

Publication number
JP2006093407A
JP2006093407A JP2004277087A JP2004277087A JP2006093407A JP 2006093407 A JP2006093407 A JP 2006093407A JP 2004277087 A JP2004277087 A JP 2004277087A JP 2004277087 A JP2004277087 A JP 2004277087A JP 2006093407 A JP2006093407 A JP 2006093407A
Authority
JP
Japan
Prior art keywords
seal ring
wiring
interlayer insulating
seal
stress absorbing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004277087A
Other languages
English (en)
Other versions
JP4636839B2 (ja
Inventor
Makoto Tsutsue
誠 筒江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004277087A priority Critical patent/JP4636839B2/ja
Priority to US11/223,943 priority patent/US7417304B2/en
Priority to CNB2005101034523A priority patent/CN100477174C/zh
Publication of JP2006093407A publication Critical patent/JP2006093407A/ja
Priority to US12/184,697 priority patent/US20080299708A1/en
Priority to US12/845,325 priority patent/US8035197B2/en
Application granted granted Critical
Publication of JP4636839B2 publication Critical patent/JP4636839B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)

Abstract

【課題】 ダイシング時の損傷がシールリング及びチップ領域に達する危険性を低下させ、それにより電子デバイスの信頼性の低下を防ぐ。
【解決手段】 基板１０１上に層間絶縁膜１０６〜１０８の積層構造が形成されている。チップ領域１０２の層間絶縁膜１０６〜１０８には配線１１２、１１４、１１６が形成されていると共にビア１１１、１１３、１１５が形成されている。チップ領域１０２の周縁部における層間絶縁膜１０６〜１０８の積層構造に、該積層構造を貫通し且つチップ領域１０２を連続的に取り囲むシールリング１０４が形成されている。シールリング１０４の外側における層間絶縁膜１０６〜１０８の積層構造に該積層構造を貫通し且つシールリング１０４を不連続的に取り囲む応力吸収壁１０５が形成されている。
【選択図】 図２

Description

本発明は、チップ領域の周囲を取り囲むように形成されたシールリングとそれを保護する機構とを有する電子デバイスおよびその製造方法に関するものである。
一般的に、半導体装置等の電子デバイスは、例えばシリコンなどの半導体ウェハ上に、複数の素子から構成され且つ所定の機能を有する多数のＩＣ回路をマトリックス状に配置することによって作られる。
また、ウェハ上において多数配置されたチップ領域同士の間は、格子状に設けられたスクライブ領域（スクライブライン）によって隔てられている。半導体製造工程を経て１枚のウェハ上に多数のチップ領域を形成した後、該ウェハはスクライブ領域に沿って個々のチップにダイシングされ、それによって半導体装置が形成される。
しかし、ウェハをダイシングして個々のチップに分割する時、スクライブライン周辺のチップ領域が機械的衝撃を受け、その結果、分離されたチップつまり半導体装置のダイシング断面に部分的にクラックや欠けが生じる場合がある。
この問題に対して特許文献１では、チップ領域の周囲にリング状の防御壁であるシールリングを設けることにより、ダイシング時にチップ領域をクラックが伝播することを防止する技術が提案されている。
図３２は、従来のシールリングを有する半導体装置（ウェハに作り込まれている状態）の断面構造を示している。
図３２に示すように、ウェハよりなる基板１上には、スクライブ領域３によって区画されたチップ領域２が設けられている。基板１上には複数の層間絶縁膜５〜１０の積層構造が形成されている。基板１におけるチップ領域２には、素子を構成する活性層２０が形成されている。層間絶縁膜５には、活性層２０と接続するプラグ（ビア）２１が形成され、層間絶縁膜６には、プラグ２１と接続する配線２２が形成され、層間絶縁膜７には、配線２２と接続するプラグ２３が形成され、層間絶縁膜８には、プラグ２３と接続する配線２４が形成され、層間絶縁膜９には、配線２４と接続するプラグ２５が形成され、層間絶縁膜１０には、プラグ２５と接続する配線２６が形成されている。
また、図３２に示すように、チップ領域２の周縁部における複数の層間絶縁膜５〜１０の積層構造には、該積層構造を貫通し且つチップ領域２を連続的に取り囲むシールリング４が形成されている。シールリング４は、例えば特許文献１に示すように、配線形成用マスクとビア形成用マスクとを交互に用いて形成される。具体的には、シールリング４は、基板１に形成された導電層３０と、層間絶縁膜５に形成され且つ導電層３０と接続するシールビア３１と、層間絶縁膜６に形成され且つシールビア３１と接続するシール配線３２と、層間絶縁膜７に形成され且つシール配線３２と接続するシールビア３３と、層間絶縁膜８に形成され且つシールビア３３と接続するシール配線３４と、層間絶縁膜９に形成され且つシール配線３４と接続するシールビア３５と、層間絶縁膜１０に形成され且つシールビア３５と接続するシール配線３６とから構成されている。尚、本願においては、シールリングのうち配線形成用マスクによって形成される部分をシール配線、シールリングのうちビア形成用マスクによって形成される部分をシールビアと称する。
さらに、図３２に示すように、配線（２２、２４、２６）とビア（２１、２３、２５）とシールリング４とが設けられた、複数の層間絶縁膜５〜１０の積層構造の上にはパッシベーション膜１１が設けられている。パッシベーション膜１１は、配線２６上に開口部を有すると共に該開口部には配線２６と接続するパッド２７が形成されている。
特開２００１−２３９３７号公報
しかしながら、従来の半導体装置においては、ウェハのダイシング時に生じたクラックや衝撃がチップ領域内部へ伝播することをシールリングによって防止できたとしても、シールリングの一部分に欠損や割れが生じる。よって、シールリング本来の機能の１つである、シールリングに囲まれた領域内に外部から水分や可動イオン等が侵入することを十分に防止することができない。
また、シールリングはチップ領域の周縁部に連続的に設けられているため、シールリングにおけるクラックや衝撃を吸収して破壊された部分が、ダイシングによって個片化された半導体装置（半導体チップ）の端部から飛び出した状態になる場合もある。このような状態の半導体装置に対してパッケージングを行なうと、前記のシールリングの残骸がボンディングワイヤに接触して製品不良となる。
ところで、半導体素子及びそれらと接続する配線の微細化に伴う配線間容量の増大、つまり半導体装置の処理速度の低下を防ぐため、低誘電率の層間絶縁膜を用いて配線間容量の増大を防止する技術が開発されている。
しかし、一般的に低誘電率の層間絶縁膜の機械的強度が低いため、低誘電率の層間絶縁膜におけるダイシング時に生じる応力に対する耐性は、従来使用されてきた材料よりなる層間絶縁膜と比べて不十分である。その結果、低誘電率の層間絶縁膜はダイシング時により損傷を受けやすい。従って、従来のようにシールリングのみによって、ダイシング時におけるクラック等の伝播を防止する機能、及び、外部からチップ領域内への水分や可動イオン等の進入を防止する機能の両方を達成することはますます困難になってきている。
前記に鑑み、本発明は、ダイシングによってウェハを個々のチップ（半導体装置）に分割する際に生じるチップ側面の欠けや割れ等がシールリングに到達してシールリングが破壊されることを防止することによって、該欠けや割れ等がさらにチップ領域内に伝播することを防止し、それにより電子デバイスの耐湿性及び信頼性の低下を防止することを目的とする。
前記の目的を達成するため、本発明に係る電子デバイスは、基板におけるチップ領域に形成された素子と、基板上に形成された複数の層間絶縁膜の積層構造と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成され且つ素子と配線とを接続するか又は配線同士を接続するプラグと、チップ領域の周縁部における複数の層間絶縁膜の積層構造に該積層構造を貫通し且つチップ領域を連続的に取り囲むように形成されたシールリングと、シールリングの外側における複数の層間絶縁膜の積層構造に該積層構造を貫通し且つシールリングを不連続的に取り囲むように形成された応力吸収壁とを備えている。
本発明の電子デバイスによると、応力吸収壁がシールリングを取り囲むように形成されているので、ウェハのダイシング時に発生するクラックや応力等がシールリングに到達する前に応力吸収壁によって阻止される。よって、シールリングに欠損が生じたり又はシールリングが破壊されたりすることがないので、シールリングの本来の機能の１つである、チップ領域の内部を確実に保護する機能が損なわれることがない。
また、本発明の電子デバイスによると、応力吸収壁がシールリングを不連続的に取り囲むため、言い換えると、応力吸収壁の各構成部分がシールリングの延びる方向に沿って互いに独立して不連続に配置されているため、ウェハダイシング時のクラック等によって該各構成部分のいずれかがダメージを受けて破壊されたとしても、応力吸収壁の破壊がシールリングの延びる方向に沿って拡大することはない。すなわち、応力吸収壁の各構成部分は独立しているので、破壊された構成部分がそれと隣り合う他の構成部分を引きずるようにして欠落することを防止できる。また、応力吸収壁の各構成部分のサイズを小さくしておくことによって、ダメージを受けた構成部分が、ダイシングによって個片化された半導体装置（半導体チップ）の端部から飛び出した状態のまま残ってしまうことを防ぐことができる。言い換えると、ダメージを受けた構成部分は十分に小さいので、比較的に容易にチップから脱落する。
本発明の電子デバイスにおいて、応力吸収壁は、前記シールリングを２重以上に取り囲んでいることが好ましい。
このようにすると、多重に設けられているシールリングのうちウェハダイシング部分（スクライブ領域のうち実際にダイシング装置のブレードによって切断される部分）に最も近い位置にある応力吸収壁がダイシング時のクラックや衝撃等を吸収しきれずに該クラックや衝撃等がチップ領域の内部方向へ侵入したとしても、該応力吸収壁の内側に少なくとも１つの他の応力吸収壁が形成されているため、該他の応力吸収壁によって、チップ領域の内部方向へのクラックや衝撃等のさらなる進行を防ぐことができる。よって、ダイシング時のクラックや衝撃等がシールリングに到達する前に阻止されるため、シールリングに欠損が生じたり又はシールリングが破壊されることはないので、チップ領域の内部を確実に保護するというシールリングの機能が損なわれることがない。
また、応力吸収壁がシールリングを２重以上に取り囲んでいる場合、２重以上の応力吸収壁のそれぞれにおける不連続部分は互いに隣り合わないことが好ましい。
このようにすると、ダイシング時のクラックや衝撃等が、多重に設けられているシールリングのうちウェハダイシング部分に最も近い位置にある応力吸収壁によって阻止されず、該応力吸収壁の不連続部分（応力吸収壁の構成部分同士の間の部分）を通り抜けてチップ領域の内部方向へ侵入したとしても、該応力吸収壁の不連続部分と該応力吸収壁の内側にある他の応力吸収壁の不連続部分とが、シールリングの延びる方向に対して垂直な方向において互いに隣り合っていないので、該応力吸収壁によって阻止されなかったクラックや衝撃等は必ずその内側の他の応力吸収壁によって阻止される。言い換えると、ウェハダイシング部分からチップ領域を見た場合には、多重の応力吸収壁全体としては、それらの構成部分が隙間なく配置されていることになるため、ウェハダイシング部分からチップ領域の内部方向へのクラックや衝撃等の進行を確実に防ぐことができる。よって、ダイシング時のクラックや衝撃等がシールリングに到達する前にそれらを阻止することができるので、シールリングが欠損したり又はシールリングが破壊されることはないので、チップ領域の内部を確実に保護するというシールリングの機能が損なわれることがない。
また、応力吸収壁がシールリングを２重以上に取り囲んでいる場合、２重以上の応力吸収壁のうちシールリングから最も離れた位置に形成されている応力吸収壁の構成部分は、２重以上の応力吸収壁のうち他の応力吸収壁の構成部分と比べて、シールリングの延びる方向に沿った長さがより短いことが好ましい。
このようにすると、多重に設けられているシールリングのうちウェハダイシング部分に最も近い位置にある応力吸収壁がダイシング時のクラックや衝撃等を吸収しきれずに該クラックや衝撃等がチップ領域の内部方向へ侵入したとしても、該応力吸収壁の内側に少なくとも１つの他の応力吸収壁が形成されているため、該他の応力吸収壁によって、チップ領域の内部方向へのクラックや衝撃等のさらなる進行を防ぐことができる。また、ウェハダイシング部分に最も近い位置にある応力吸収壁、つまりシールリングから最も離れた位置に形成されている応力吸収壁の構成部分の長さが小さいため、ダイシング時のクラックや衝撃等を細かく分散して吸収できる。よって、ダイシング時のクラックや衝撃等がシールリングに到達する前にそれらの侵入を防止できるため、シールリングに欠損が生じたり又はシールリングが破壊されることがないので、チップ領域の内部を確実に保護するというシールリングの機能が損なわれることがない。また、応力吸収壁の構成部分が小さいため、該構成部分がダイシング時のクラックや衝撃等を受けて破壊されたとしても、該構成部分が半導体装置（個片化された半導体チップ）から脱落しやすい。このため、該破壊された構成部分が、個片化された半導体チップの端部から飛び出した状態のままになることを防止できるので、該半導体チップに対してパッケージングを行なった際に、応力吸収壁の残骸とボンディングワイヤとの接触に起因する製品不良をなくすことができる。
本発明の電子デバイスにおいて、シールリング及び応力吸収壁は、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つから構成されていてもよい。
本発明に係る電子デバイスの製造方法は、基板におけるチップ領域に形成された素子と、基板上に形成された複数の層間絶縁膜の積層構造と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成され且つ素子と配線とを接続するか又は配線同士を接続するプラグと、チップ領域の周縁部における複数の層間絶縁膜の積層構造に該積層構造を貫通し且つチップ領域を連続的に取り囲むように形成されたシールリングと、シールリングの外側における複数の層間絶縁膜の積層構造に該積層構造を貫通し且つシールリングを不連続的に取り囲むように形成された応力吸収壁とを備えた電子デバイスの製造方法である。具体的には、複数の層間絶縁膜のうちの一の絶縁膜に、プラグ又は配線を埋め込むための第１の凹部、シールリングの一部分を埋め込むための第２の凹部、及び応力吸収壁の一部分を埋め込むための第３の凹部を形成する工程と、第１の凹部、第２の凹部及び第３の凹部に導電膜を埋め込むことによって、プラグ又は配線、シールリングの一部分、及び応力吸収壁の一部分を形成する工程と、配線とプラグとシールリングと応力吸収壁とが設けられた複数の層間絶縁膜の積層構造の上に保護膜を形成する工程とを備えている。
すなわち、本発明に係る電子デバイスの製造方法は、前述の本発明の電子デバイスを製造するための方法であるため、前述の本発明の電子デバイスと同様の効果が得られる。
以上に説明したように、本発明によると、チップ領域と、該チップ領域の周縁部に設けられ且つチップ領域の素子や配線層等の周囲を囲むシールリングとを備えた電子デバイスにおいて、シールリングを不連続的に取り囲むように応力吸収壁が設けられている。また、このような構造を持つ応力吸収壁はシールリングを２重以上に取り囲む構造を有していてもよいし、その場合、２重以上の応力吸収壁のそれぞれにおける不連続部分は互いに隣り合わないこと、又は／及びシールリングから最も離れた応力吸収壁は他の応力吸収壁と比べて、より小さい複数の部分から構成されていることが好ましい。
前述の本発明の特徴によって、ウェハから個々のチップ（半導体装置）を取り出す際のダイシングによって生じるウェハの欠けや割れ等がシールリングに至る前にそれらを１重又は２重以上の応力吸収壁によって阻止することができるため、シールリングの破壊、ひいては半導体装置となるチップ領域の破壊を防ぐことができ、それによって半導体チップの耐湿性及び信頼性の低下を防止することができる。
以下、本発明の各実施形態について図面を参照しながら説明する。
本発明の第１の特徴は、配線構造の形成と同じ工程においてシールリング及び応力吸収壁が形成されることである。また、応力吸収壁の各構成部分がシールリングの延びる方向に沿って互いに独立して不連続に配置されているため、ウェハダイシング時のクラック等によって該各構成部分のいずれかがダメージを受けて破壊されたとしても、応力吸収壁の破壊がシールリングの延びる方向に沿って拡大することはない。すなわち、応力吸収壁の各構成部分は独立しているので、破壊された構成部分がそれと隣り合う他の構成部分を引きずるようにして欠落することを防止できる。また、ダメージを受けた構成部分が、ダイシングによって個片化された半導体装置（半導体チップ）の端部から飛び出した状態のまま残ってしまうことを防ぐことができる（第１の実施形態）。
また、本発明の第２の特徴は、応力吸収壁が、シールリングを取り囲む少なくとも２重以上の構造を有することである。これにより、１つの応力吸収壁によってクラックや衝撃等を吸収できなくても、他の応力吸収壁によってクラックや衝撃等を吸収でき、それにより該クラックや衝撃等がシールリングに到達することを防止することができる（第２の実施形態）。
また、本発明の第３の特徴は、少なくとも２重以上の構造を有する応力吸収壁のそれぞれにおける不連続部分が互いに隣り合わないことである。これにより、ウェハダイシング部分からチップ領域を見た場合に、多重の応力吸収壁全体として、それらの構成部分が隙間なく配置されていることになるため、応力吸収壁が１重構造を有する場合又は２重以上の構造を有する応力吸収壁のそれぞれにおける不連続部分が互いに隣り合う場合（つまり各応力吸収壁の平面形状が相似形である場合）と比べて、シールリング及びチップ領域をより確実に保護することができる（第３の実施形態）。
また、本発明の第４の特徴は、少なくとも２重以上の構造を有する応力吸収壁のうちシールリングから最も離れた位置に形成されている応力吸収壁（最外殻応力吸収壁）の構成部分は、他の応力吸収壁と比べて、シールリングの延びる方向に沿った長さがより短いことである。これにより、最外殻応力吸収壁により、ダイシング時のクラックや衝撃等を細かく分散して吸収できるため、ダイシング時のクラックや衝撃等がシールリングに到達する前にそれらの侵入を阻止できるので、シールリング及びチップ領域を保護することができる。また、最外殻応力吸収壁の構成部分が小さいため、該構成部分がダイシング時のクラックや衝撃等を受けて破壊されたとしても、該構成部分が半導体装置（個片化された半導体チップ）から脱落しやすい。このため、該破壊された構成部分が、個片化された半導体チップの端部から飛び出した状態のままになることを防止できるので、該半導体チップに対してパッケージングを行なった際に、応力吸収壁の残骸とボンディングワイヤとの接触に起因する製品不良をなくすことができる（第４の実施形態）。
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
図１は、本発明の第１の実施形態に係る電子デバイス（チップ領域を１重に取り囲むシールリングを有する半導体装置）が設けられているウェハの一部分を示す平面図である。
図１に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ１０１上には、それぞれ半導体装置となる複数のチップ領域１０２が配置されている。各チップ領域１０２には、複数の素子からなり且つ所定の機能を有するＩＣ（integrated circuit）回路が設けられている。尚、各チップ領域１０２は、格子状に設けられたスクライブ領域１０３によって区画されている。
ここで、１個の半導体装置（つまり１個の半導体チップ）は、複数の素子からなり且つ所定の機能を有するＩＣ回路が配置されているチップ領域１０２と、チップ領域１０２の周縁部に該チップ領域１０２を取り囲むように設けられているシールリング１０４と、シールリング１０４の外側にシールリング１０４を不連続的に取り囲むように設けられている本発明の応力吸収壁１０５とから構成されている。このように複数の半導体装置が形成されたウェハ１０１は、各チップの完成後、スクライブ領域１０３に沿ってダイシングされ、それによって個々の半導体装置が分離される。
図２は、図１のＡＡ’線の断面図（チップ領域１０２の周縁部に位置するシールリング部分を含む半導体装置端部（具体的にはチップ領域１０２の配線構造及びシールリング１０４の構造）の断面図）であり、図３は、図１のＡＡ’線の近傍を拡大した平面図である。尚、図２及び図３において、スクライブ領域１０３を挟む一対のチップ領域１０２のそれぞれの端部を示している。
図２及び図３に示すように、ダイシング前の半導体装置はチップ領域１０２とスクライブ領域１０３とから構成されており、チップ領域１０２におけるスクライブ領域１０３との境界付近にシールリング１０４が形成されていると共にそのシールリング１０４の外側（スクライブ領域１０３におけるチップ領域１０２との境界付近）に応力吸収壁１０５が形成されている。
以下、図２及び図３に示す構造を有する半導体装置の製造方法について、図４、図５、図６及び図７を参照しながら説明する。
まず、図４に示すように、ウェハ１０１（以下、基板１０１と称する）におけるチップ領域１０２に、トランジスタ等の素子を構成する活性層１１０を形成すると共に、基板１０１におけるチップ領域１０２の周縁部（スクライブ領域１０３の近傍のシールリング形成領域）に、活性層１１０と同様に構成された導電層１２０を形成する。
次に、基板１０１上に第１の層間絶縁膜１０６を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域１０２の第１の層間絶縁膜１０６に、第１のビア１１１（図６参照）を形成するためのビアホール１０６ａを形成すると共に、シールリング形成領域の第１の層間絶縁膜１０６に、第１のシールビア１２１（図６参照）を形成するための溝状凹部１０６ｂを形成する。また、同時に、応力吸収壁形成領域（チップ領域１０２の近傍のスクライブ領域１０３）の第１の層間絶縁膜１０６に、第１のバッファービア１３１（図６参照）を形成するための複数の凹部１０６ｃを形成する。ここで、シールビアとは、シールリングを構成するパーツであって、チップ領域を連続的に取り囲む溝状凹部に導電材料を埋め込むことによって形成される。すなわち、シールビアは、チップ領域のビアと同程度の幅を有するライン状構造を有する（図３参照）。また、バッファービアとは、応力吸収壁を構成するパーツであって、シールリングを不連続的に取り囲む複数の凹部に導電材料を埋め込むことによって形成される。すなわち、バッファービアは、チップ領域のビアと同程度の幅を有する複数のライン状構成部分から構成される。
尚、本実施形態において、チップ領域１０２の第１の層間絶縁膜１０６にビアホール１０６ａを形成する際に、第１のシールビア１２１を形成するための溝状凹部１０６ｂ及び第１のバッファービア１３１を形成するための凹部１０６ｃを同時に形成したが、ビアホール１０６ａと溝状凹部１０６ｂと凹部１０６ｃとをそれぞれ別々に形成してもよいし又はこれらの凹部のうちのいずれか２つを同時に形成してもよいことは言うまでもない。
次に、図５に示すように、リソグラフィー法及びドライエッチング法を用いて、チップ領域１０２の第１の層間絶縁膜１０６に、ビアホール１０６ａと接続し且つ第１の配線１１２（図６参照）を形成するための配線溝１０６ｄを形成すると共に、シールリング形成領域の第１の層間絶縁膜１０６に、溝状凹部１０６ｂと接続し且つ第１のシール配線１２１（図６参照）を形成するための配線溝１０６ｅを形成する。また、同時に、スクライブ領域１０３の第１の層間絶縁膜１０６に、リソグラフィーのアライメントマーク等となるアクセサリ配線１４０を形成するための配線溝１０６ｆを形成してもよい。
次に、図６に示すように、第１の層間絶縁膜１０６に設けられたビアホール１０６ａ、溝状凹部１０６ｂ、凹部１０６ｃ並びに配線溝１０６ｄ、１０６ｅ及び１０６ｆに、例えば電気メッキ法を用いて例えばＣｕからなる導電膜を埋め込む。その後、凹部１０６ｃ並びに配線溝１０６ｄ、１０６ｅ及び１０６ｆからはみ出した導電膜（第１の層間絶縁膜１０６よりも上側に存在する導電膜）を例えばＣＭＰ（chemical mechanical polishing ）法により除去する。これにより、チップ領域１０２の第１の層間絶縁膜１０６中に、活性層１１０と接続する第１のビア１１１及び第１のビア１１１と接続する第１の配線１１２（つまり第１のビア１１１と第１の配線１１２とからなるデュアルダマシン配線）が形成されると共に、シールリング形成領域の第１の層間絶縁膜１０６に、導電層１２０と接続する第１のシールビア１２１及び第１のシールビア１２１と接続する第１のシール配線１２２が形成される。また、応力吸収壁形成領域の第１の層間絶縁膜１０６に第１のバッファービア１３１が形成されると共にスクライブ領域１０３の第１の層間絶縁膜１０６にアクセサリ配線１４０が形成される。
その後、図７に示すように、図４〜図６に示す工程と同様に、第１の層間絶縁膜１０６の上に第２の層間絶縁膜１０７を形成した後、チップ領域１０２の第２の層間絶縁膜１０７に、第１の配線１１２と接続する第２のビア１１３及び第２のビア１１３と接続する第２の配線１１４（つまり第２のビア１１３と第２の配線１１４とからなるデュアルダマシン配線）を形成すると共に、シールリング形成領域の第２の層間絶縁膜１０７に、第１のシール配線１２２と接続する第２のシールビア１２３及び第２のシールビア１２３と接続する第２のシール配線１２４を形成する。また、同時に、応力吸収壁形成領域の第２の層間絶縁膜１０７に、第１のバッファービア１３１と接続する第２のバッファービア１３２を形成すると共にスクライブ領域１０３の第２の層間絶縁膜１０７にアクセサリ配線１４０を形成する。
続いて、図７に示すように、図４〜図６に示す工程と同様に、第２の層間絶縁膜１０７の上に第３の層間絶縁膜１０８を形成した後、チップ領域１０２の第３の層間絶縁膜１０８に、第２の配線１１４と接続する第３のビア１１５及び第３のビア１１５と接続する第３の配線１１６（つまり第３のビア１１５と第３の配線１１６とからなるデュアルダマシン配線）を形成すると共に、シールリング形成領域の第３の層間絶縁膜１０８に、第２のシール配線１２４と接続する第３のシールビア１２５及び第３のシールビア１２５と接続する第３のシール配線１２６を形成する。また、同時に、応力吸収壁形成領域の第３の層間絶縁膜１０８に、第２のバッファービア１３２と接続する第３のバッファービア１３３を形成すると共にスクライブ領域１０３の第３の層間絶縁膜１０８にアクセサリ配線１４０を形成する。
尚、本実施形態においては、各層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けた。しかし、これに代えて、第１層目（最下層）の層間絶縁膜にＷ（タングステン）を用いてビア及びシールビアを設け、第２層目の層間絶縁膜にＣｕを用いて配線及びシール配線（最下層の配線及びシール配線）を設け、第３層目以降の層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けてもよい。
その後、図７に示すように、最上の配線層となる第３の層間絶縁膜１０８上に、該配線層の保護膜となるパッシベーション膜１０９を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第３の配線１１６の上のパッシベーション膜１０９を部分的に開口するした後、該開口部に、第３の配線１１６と接続するパッド電極１１７を形成する。これにより、ウェハ１０１上における複数の半導体装置の形成が完了する。
以上に説明したように、本実施形態によると、チップ領域１０２のビア１１１、１１３、１１５及び配線１１２、１１４、１１６を形成すると同時に、シールビア１２１、１２３、１２５及びシール配線１２２、１２４、１２６からなるシールリング１０４を形成できる。さらに、シールリング１０４の外側にバッファービア１３１、１３２、１３３を積層した構造を持つ応力吸収壁１０５を形成できる。
また、以上のように半導体装置が形成されウェハ１０１は、スクライブ領域１０３に沿ってダイシングを行なうことによって、個々の半導体装置（半導体チップ）に分離される。このとき、ダイシングされる部分から衝撃若しくは応力等又はそれらに起因するクラックが発生し、チップ領域１０２方向へ伝播するが、これらの衝撃、応力又はクラック等は応力吸収壁１０５によって吸収される。言い換えると、衝撃、応力又はクラック等のチップ領域１０２方向へのさらなる伝播が阻止される。これにより、シールリング１０４がダメージを受けることがなくなるので、シールリングの本来の機能の１つである、チップ領域１０２内に外部から水分や可動イオン等が侵入することを防ぐ機能が保たれ、それによって信頼性の高い半導体装置を製造することができる。
また、本実施形態によると、応力吸収壁１０５の各構成部分がシールリング１０４の延びる方向に沿って互いに独立して不連続に配置されているため、ウェハダイシング時のクラック等によって該各構成部分のいずれかがダメージを受けて破壊されたとしても、応力吸収壁１０５の破壊がシールリング１０４の延びる方向に沿って拡大することはない。すなわち、応力吸収壁１０５の各構成部分は独立しているので、破壊された構成部分がそれと隣り合う他の構成部分を引きずるようにして欠落することを防止できる。また、応力吸収壁１０５の各構成部分のサイズ（具体的にはシールリング１０４の延びる方向の長さ）を小さくしておくことによって、該構成部分がダイシング時の衝撃、応力又はクラック等の影響によって破壊されたとしても、該破壊された構成部分のみが、個片化された半導体装置（ダイシング後の半導体チップ）から脱落する。
一方、本実施形態と異なり、応力吸収壁がシールリングを連続的に取り囲む場合、ダイシングによる損傷を受けて脱落しそうな応力吸収壁の構成部分は、該部分と接続する応力吸収壁の他の部分によって、個片化された半導体チップに留まってしまうので、該半導体チップに対してパッケージングを行なった際に、応力吸収壁の損傷部分とボンディングワイヤとの接触に起因する製品不良を生じてしまう。それに対して、本実施形態によると、応力吸収壁の損傷部分は、他の構成部分を引きずることなく、個片化された半導体チップから脱落するので、前述の製品不良の問題を防止することができる。本実施形態により得られる、この効果について、以下、図面を参照しながら説明する。
図８は、ダイシング後における図１のＡＡ’線の断面図（チップ領域１０２の周縁部に位置するシールリング部分を含む半導体装置端部（具体的にはチップ領域１０２の配線構造及びシールリング１０４の構造）の断面図）であり、図９は、ダイシング後における図１のＡＡ’線の近傍を拡大した平面図である。尚、図８及び図９はそれぞれ図２及び図３に対応する図面であって、図８及び図９において、一対のチップ領域１０２に挟まれたスクライブ領域１０３に沿ってダイシングした後の様子を示している。また、図１０は、図８に示すダイシング後の本実施形態の半導体装置をリードフレームに搭載した様子を示す断面図である。
図１０に示すように、リードフレーム１５０上に、図８に示すダイシング後の本実施形態の半導体装置（つまり基板１０１）が搭載されていると共に、リードフレーム１５０（半導体装置が搭載されていない部分）と、本実施形態の半導体装置上のパッド電極１１７とがボンディングワイヤ１５１によって接続されている。ここで、図８〜図１０に示すように、本実施形態によると、応力吸収壁１０５の損傷部分は、他の構成部分を引きずることなく、個片化されたチップ（ダイシング後の本実施形態の半導体装置）から脱落するので、該半導体チップに対してパッケージングを行なった際に、応力吸収壁１０５の損傷部分とボンディングワイヤ１５１との接触に起因する製品不良を防止することができる。
それに対して、図１１は、シールリングを連続的に取り囲む応力吸収壁を備えた、ダイシング前における比較例の半導体装置の端部の断面図であり、図１２は該端部の平面図である。尚、図１１及び図１２はそれぞれ図２及び図３に対応する図面であって、図１１及び図１２においては、スクライブ領域を挟む一対のチップ領域のそれぞれの端部を示している。
図１１及び図１２に示すように、ダイシング前の比較例の半導体装置はチップ領域５２とスクライブ領域５３とから構成されており、チップ領域５２におけるスクライブ領域５３との境界付近にシールリング５４が形成されていると共にそのシールリング５４の外側（スクライブ領域５３におけるチップ領域５２との境界付近）に応力吸収壁５５が形成されている。
また、図１１に示すように、ウェハ５１（以下、基板５１と称する）におけるチップ領域５２に、トランジスタ等の素子を構成する活性層６０が形成されていると共に、基板５１におけるチップ領域５２の周縁部（スクライブ領域５３の近傍のシールリング形成領域）に、活性層６０と同様に構成された導電層７０が形成されている。
また、図１１に示すように、基板５１の上には第１の層間絶縁膜５６が形成されており、チップ領域５２の第１の層間絶縁膜５６中に、活性層６０と接続する第１のビア６１及び第１のビア６１と接続する第１の配線６２が形成されていると共に、シールリング形成領域の第１の層間絶縁膜５６に、導電層７０と接続する第１のシールビア７１及び第１のシールビア７１と接続する第１のシール配線７２が形成されている。また、応力吸収壁形成領域の第１の層間絶縁膜５６に第１のバッファービア８１が形成されていると共にスクライブ領域５３の第１の層間絶縁膜５６にアクセサリ配線９０が形成されている。
また、図１１に示すように、第１の層間絶縁膜５６の上に第２の層間絶縁膜５７が形成されており、チップ領域５２の第２の層間絶縁膜５７に、第１の配線６２と接続する第２のビア６３及び第２のビア６３と接続する第２の配線６４が形成されていると共に、シールリング形成領域の第２の層間絶縁膜５７に、第１のシール配線７２と接続する第２のシールビア７３及び第２のシールビア７３と接続する第２のシール配線７４が形成されている。また、応力吸収壁形成領域の第２の層間絶縁膜５７に、第１のバッファービア８１と接続する第２のバッファービア８２が形成されていると共にスクライブ領域５３の第２の層間絶縁膜５７にアクセサリ配線９０が形成されている。
また、図１１に示すように、第２の層間絶縁膜５７の上に第３の層間絶縁膜５８が形成されており、チップ領域５２の第３の層間絶縁膜５８に、第２の配線６４と接続する第３のビア６５及び第３のビア６５と接続する第３の配線６６（つまり第３のビア６５と第３の配線６６とからなるデュアルダマシン配線）が形成されていると共に、シールリング形成領域の第３の層間絶縁膜５８に、第２のシール配線７４と接続する第３のシールビア７５及び第３のシールビア７５と接続する第３のシール配線７６が形成されている。また、応力吸収壁形成領域の第３の層間絶縁膜５８に、第２のバッファービア８２と接続する第３のバッファービア８３が形成されていると共にスクライブ領域５３の第３の層間絶縁膜５８にアクセサリ配線９０が形成されている。
尚、比較例においては、各層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けた。しかし、これに代えて、第１層目（最下層）の層間絶縁膜にＷを用いてビア及びシールビアを設け、第２層目の層間絶縁膜にＣｕを用いて配線及びシール配線（最下層の配線及びシール配線）を設け、第３層目以降の層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けてもよい。
さらに、図１１に示すように、最上の配線層となる第３の層間絶縁膜５８上に、該配線層の保護膜となるパッシベーション膜５９が堆積されており、第３の配線６６の上のパッシベーション膜５９が部分的に開口されていると共に、該開口部に、第３の配線６６と接続するパッド電極６７が形成されている。
ここで、比較例の半導体装置においては、図１２に示すように、本実施形態と異なり、応力吸収壁５５は、シールリング１０４を連続的に取り囲むように形成されている。
図１３は、ダイシング後における比較例の半導体装置の端部の断面図であり、図１４は該端部の平面図である。尚、図１３及び図１４はそれぞれ図１１及び図１２に対応する図面であって、図１３及び図１４においては、スクライブ領域を挟む一対のチップ領域のそれぞれの端部を示している。また、図１５は、図１３に示すダイシング後の比較例の半導体装置をリードフレームに搭載した様子を示す断面図である。
図１５に示すように、リードフレーム４０上に、図１３に示すダイシング後の比較例の半導体装置（つまり基板５１）が搭載されていると共に、リードフレーム４０（半導体装置が搭載されていない部分）と、比較例の半導体装置上のパッド電極６７とがボンディングワイヤ４１によって接続されている。ここで、図１３〜図１５に示すように、比較例においては、ダイシングによる損傷を受けて脱落しそうな応力吸収壁５５の構成部分は、該部分と接続する応力吸収壁５５の他の部分によって、個片化された半導体チップ（ダイシング後の比較例の半導体装置）に留まってしまう。このため、図１５に示すように、該半導体チップに対してパッケージングを行なった際に、応力吸収壁５５の損傷部分とボンディングワイヤ４１との接触に起因する製品不良を生じてしまう。
尚、本実施形態において、応力吸収壁１０５として、ビア（バッファービア１３１、１３２、１３３）の積層構造を用いたが、これに代えて、シールリング１０４と同様の、ビアと配線との積層構造を用いてもよい。また、シールリング１０４として、ビア（シールビア１２１、１２３、１２５）と配線（シール配線１２２、１２４、１２６）との積層構造を用いたが、応力吸収壁１０５と同様の、ビアのみの積層構造を用いてもよい。尚、シールリング１０４及び応力吸収壁１０５として、ビアのみの積層構造を用いた場合、ビアと配線との積層構造を用いる場合と比べて、半導体装置内におけるシールリング１０４及び応力吸収壁１０５の幅方向（チップ領域１０２の周縁に沿ってシールリング１０４が延びる方向に対して垂直な方向）の占有領域を狭くできるので、半導体装置の小型化に有効である。
また、本実施形態において、シールリング１０４を構成するために積層されている各導電体（パーツ）のうち少なくとも１つ以上の導電体は、デュアルダマシン構造を持つ配線の形成工程で形成されていることが好ましい。このようにすると、シールリング１０４のパーツは、少なくとも１つの層間絶縁膜を「つなぎ目」なしに突き抜ける。すなわち、シールリング、トランジスタ等の素子及び配線層等が形成されたチップ領域１０２の全体において、デュアルダマシン配線の形成過程でシールリング１０４のパーツを形成することによって、シールリング１０４の「つなぎ目」を減少させることができるので、ウェハ切断時の衝撃や外部からの水分がチップ領域１０２内に浸入することを防ぐことができる。
また、本実施形態において、応力吸収壁１０５をスクライブ領域１０３に形成したが、これに限られず、応力吸収壁１０５がウェハダイシング部分とシールリング１０４との間に設けられていれば、応力吸収壁１０５の形成位置に関わらず本実施形態と同様の効果が得られる。すなわち、応力吸収壁１０５を、シールリング１０４の外側であって、例えばチップ領域１０２におけるスクライブ領域１０３との境界付近に設けてもよい。
また、本実施形態において、シールリング１０４を、チップ領域１０２におけるスクライブ領域１０３との境界付近に設けたが、これに代えて、応力吸収壁１０５の内側であって、例えばスクライブ領域１０３のうちダイシング後も半導体装置（半導体チップ）の端部として残る部分（つまりスクライブ領域１０３におけるチップ領域１０２との境界付近）に設けてもよい。
また、本実施形態において、３層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は３層に限られるものではなく、チップ構造に応じて３層より少なくても多くてもよいことは言うまでもない。
また、本実施形態において、シールリング１０４及び応力吸収壁１０５を構成する導電材料としてＣｕを用いたが、これに限られず、シールリング１０４及び応力吸収壁１０５をＷ、Ａｌ及びＣｕのうちの少なくとも１つを用いて構成してもよい。このようにすると、半導体装置のチップ領域１０２に形成される配線及びビアと同じ材料からシールリング１０４及び応力吸収壁１０５を形成することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
図１６は、本発明の第２の実施形態に係る電子デバイス（チップ領域を１重に取り囲むシールリングを有する半導体装置）が設けられているウェハの一部分を示す平面図である。
図１６に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ２０１上には、それぞれ半導体装置となる複数のチップ領域２０２が配置されている。各チップ領域２０２には、複数の素子からなり且つ所定の機能を有するＩＣ回路が設けられている。尚、各チップ領域２０２は、格子状に設けられたスクライブ領域２０３によって区画されている。
ここで、１個の半導体装置（つまり１個の半導体チップ）は、複数の素子からなり且つ所定の機能を有するＩＣ回路が配置されているチップ領域２０２と、チップ領域２０２の周縁部に該チップ領域２０２を取り囲むように設けられているシールリング２０４と、シールリング２０４の外側にシールリング１０４を不連続的に取り囲むように設けられている本発明の２重の応力吸収壁２０５ａ及び２０５ｂとから構成されている。すなわち、本実施形態の半導体装置は、応力吸収壁２０５が２重構造を有している点を除いて、基本的に第１の実施形態と同様の構造を有している。
尚、本実施形態において、レイアウト上の余裕に応じて、２重以上の３重又は４重等の構造を持つ応力吸収壁２０５を設けてもよい。
このように複数の半導体装置が形成されたウェハ２０１は、スクライブ領域２０３に沿ってダイシングされ、それにより個々の半導体装置（半導体チップ）として分離される。このとき、チップ領域２０２を取り囲むように応力吸収壁２０５が少なくとも２重以上に形成されているため、ダイシング時の衝撃若しくは応力等又はそれらに起因して生じるクラックにより、１つの応力吸収壁（具体的には外側の応力吸収壁２０５ｂ）が破壊されてその内側つまりチップ領域２０２の内部方向に衝撃や応力等が侵入したとしても、破壊された応力吸収壁の内側にある他の応力吸収壁（具体的には内側の応力吸収壁２０５ａ）によって衝撃や応力等が吸収される。すなわち、衝撃、応力又はクラック等がシールリング２０４に至り、それによってシールリング２０４が破壊されることを防止することができる。よって、ウェハ２０１を半導体チップに分割する際の工程で、シールリング２０４及びチップ領域２０２が損傷して半導体チップの性能が低下することを防ぐことができる。
図１７は、図１６のＢＢ’線の断面図（チップ領域２０２の周縁部に位置するシールリング部分を含む半導体装置端部（具体的にはチップ領域２０２の配線構造及びシールリング２０４の構造）の断面図）であり、図１８は、図１６のＢＢ’線の近傍を拡大した平面図である。尚、図１７及び図１８において、スクライブ領域２０３を挟む一対のチップ領域２０２のそれぞれの端部を示している。
図１７及び図１８に示すように、ダイシング前の半導体装置はチップ領域２０２とスクライブ領域２０３とから構成されており、チップ領域２０２におけるスクライブ領域２０３との境界付近にシールリング２０４が形成されていると共にそのシールリング２０４の外側（スクライブ領域２０３におけるチップ領域２０２との境界付近）に２重構造の応力吸収壁２０５ａ及び２０５ｂが形成されている。
以下、図１７及び図１８に示す構造を有する半導体装置の製造方法について、図１９、図２０、図２１及び図２２を参照しながら説明する。
まず、図１９に示すように、ウェハ２０１（以下、基板２０１と称する）におけるチップ領域２０２に、トランジスタ等の素子を構成する活性層２１０を形成すると共に、基板２０１におけるチップ領域２０２の周縁部（スクライブ領域２０３の近傍のシールリング形成領域）に、活性層２１０と同様に構成された導電層２２０を形成する。
次に、基板２０１上に第１の層間絶縁膜２０６を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域２０２の第１の層間絶縁膜２０６に、第１のビア２１１（図２１参照）を形成するためのビアホール２０６ａを形成すると共に、シールリング形成領域の第１の層間絶縁膜２０６に、第１のシールビア２２１（図２１参照）を形成するための溝状凹部２０６ｂを形成する。また、同時に、応力吸収壁形成領域（チップ領域２０２の近傍のスクライブ領域２０３）の第１の層間絶縁膜２０６に、第１のバッファービア２３１ａ（図２１参照）を形成するための複数の凹部２０６ｃ及び第１のバッファービア２３１ｂ（図２１参照）を形成するための複数の凹部２０６ｄを形成する。
尚、本実施形態において、チップ領域２０２の第１の層間絶縁膜２０６にビアホール２０６ａを形成する際に、第１のシールビア２２１を形成するための溝状凹部２０６ｂ並びに第１のバッファービア２３１ａ及び２３１ｂを形成するための凹部２０６ｃ及び２０６ｄを同時に形成したが、ビアホール２０６ａと溝状凹部２０６ｂと凹部２０６ｃ及び２０６ｂとをそれぞれ別々に形成してもよいし又はこれらの凹部のうちのいずれか２つ以上を同時に形成してもよいことは言うまでもない。
次に、図２０に示すように、リソグラフィー法及びドライエッチング法を用いて、チップ領域２０２の第１の層間絶縁膜２０６に、ビアホール２０６ａと接続し且つ第１の配線２１２（図２１参照）を形成するための配線溝２０６ｅを形成すると共に、シールリング形成領域の第１の層間絶縁膜２０６に、溝状凹部２０６ｂと接続し且つ第１のシール配線２２１（図２１参照）を形成するための配線溝２０６ｆを形成する。また、同時に、スクライブ領域２０３の第１の層間絶縁膜２０６に、リソグラフィーのアライメントマーク等となるアクセサリ配線２４０を形成するための配線溝２０６ｇを形成してもよい。
次に、図２１に示すように、第１の層間絶縁膜２０６に設けられたビアホール２０６ａ、溝状凹部２０６ｂ、凹部２０６ｃ及び２０６ｄ並びに配線溝２０６ｅ、２０６ｆ及び２０６ｇに、例えば電気メッキ法を用いて例えばＣｕからなる導電膜を埋め込む。その後、凹部２０６ｃ及び２０６ｄ並びに配線溝２０６ｅ、２０６ｆ及び２０６ｇからはみ出した導電膜（第１の層間絶縁膜２０６よりも上側に存在する導電膜）を例えばＣＭＰ法により除去する。これにより、チップ領域２０２の第１の層間絶縁膜２０６中に、活性層２１０と接続する第１のビア２１１及び第１のビア２１１と接続する第１の配線２１２（つまり第１のビア２１１と第１の配線２１２とからなるデュアルダマシン配線）が形成されると共に、シールリング形成領域の第１の層間絶縁膜２０６に、導電層２２０と接続する第１のシールビア２２１及び第１のシールビア２２１と接続する第１のシール配線２２２が形成される。また、応力吸収壁形成領域の第１の層間絶縁膜２０６に第１のバッファービア２３１ａ及び２３１ｂが形成されると共にスクライブ領域２０３の第１の層間絶縁膜２０６にアクセサリ配線２４０が形成される。
その後、図２２に示すように、図１９〜図２１に示す工程と同様に、第１の層間絶縁膜２０６の上に第２の層間絶縁膜２０７を形成した後、チップ領域２０２の第２の層間絶縁膜２０７に、第１の配線２１２と接続する第２のビア２１３及び第２のビア２１３と接続する第２の配線２１４（つまり第２のビア２１３と第２の配線２１４とからなるデュアルダマシン配線）を形成すると共に、シールリング形成領域の第２の層間絶縁膜２０７に、第１のシール配線２２２と接続する第２のシールビア２２３及び第２のシールビア２２３と接続する第２のシール配線２２４を形成する。また、同時に、応力吸収壁形成領域の第２の層間絶縁膜２０７に、第１のバッファービア２３１ａ及び２３１ｂとそれぞれ接続する第２のバッファービア２３２ａ及び２３２ｂを形成すると共にスクライブ領域２０３の第２の層間絶縁膜２０７にアクセサリ配線２４０を形成する。
続いて、図２２に示すように、図１９〜図２１に示す工程と同様に、第２の層間絶縁膜２０７の上に第３の層間絶縁膜２０８を形成した後、チップ領域２０２の第３の層間絶縁膜２０８に、第２の配線２１４と接続する第３のビア２１５及び第３のビア２１５と接続する第３の配線２１６（つまり第３のビア２１５と第３の配線２１６とからなるデュアルダマシン配線）を形成すると共に、シールリング形成領域の第３の層間絶縁膜２０８に、第２のシール配線２２４と接続する第３のシールビア２２５及び第３のシールビア２２５と接続する第３のシール配線２２６を形成する。また、同時に、応力吸収壁形成領域の第３の層間絶縁膜２０８に、第２のバッファービア２３２ａ及び２３２ｂとそれぞれ接続する第３のバッファービア２３３ａ及び２３３ｂを形成すると共にスクライブ領域２０３の第３の層間絶縁膜２０８にアクセサリ配線２４０を形成する。
尚、本実施形態においては、各層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けた。しかし、これに代えて、第１層目（最下層）の層間絶縁膜にＷを用いてビア及びシールビアを設け、第２層目の層間絶縁膜にＣｕを用いて配線及びシール配線（最下層の配線及びシール配線）を設け、第３層目以降の層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けてもよい。
その後、図２２に示すように、最上の配線層となる第３の層間絶縁膜２０８上に、該配線層の保護膜となるパッシベーション膜２０９を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第３の配線２１６の上のパッシベーション膜２０９を部分的に開口するした後、該開口部に、第３の配線２１６と接続するパッド電極２１７を形成する。これにより、ウェハ２０１上における複数の半導体装置の形成が完了する。
すなわち、本実施形態の半導体装置の製造方法は、応力吸収壁２０５を２重構造とする以外は、言い換えると、バッファービアの積層構造を２つ作成する以外は、第１の実施形態と同様である。
以上に説明したように、本実施形態によると、チップ領域２０２のビア２１１、２１３、２１５及び配線２１２、２１４、２１６を形成すると同時に、シールビア２２１、２２３、２２５及びシール配線２２２、２２４、２２６からなるシールリング２０４を形成できる。さらに、シールリング２０４の外側に、バッファービア２３１ａ、２３２ａ、２３３ａを積層した構造を持つ応力吸収壁２０５ａとバッファービア２３１ｂ、２３２ｂ、２３３ｂを積層した構造を持つ応力吸収壁２０５ｂ、つまり２重構造を持つ応力吸収壁２０５を形成できる。
また、以上のような方法によって半導体装置が形成されウェハ２０１は、スクライブ領域２０３に沿ってダイシングを行なうことによって、個々の半導体装置（半導体チップ）に分離される。このとき、ダイシングされる部分から衝撃若しくは応力等又はそれらに起因するクラックが発生し、チップ領域２０２方向へ伝播する。このとき、これらの衝撃、応力又はクラック等によって外側の応力吸収壁２０５ｂが破壊されて、これらの衝撃等がさらにチップ領域２０２の内部方向へ伝播したとしても、破壊された応力吸収壁２０５ｂの内側の応力吸収壁２０５ａによって衝撃、応力又はクラック等が吸収されるので、衝撃等がチップ領域２０２の内部方向へさらに伝播することを防止できる。これにより、シールリング２０４がダメージを受けることを防止できるの、シールリング２０４の本来の機能である、外部からチップ領域２０２の内部に水分や可動イオン等が浸入することを防ぐ機能を保持することができ、それによって信頼性の高い半導体装置を提供することができる。
また、本実施形態によると、応力吸収壁２０５ａ及び２０５ｂの各構成部分がシールリング２０４の延びる方向に沿って互いに独立して不連続に配置されているため、ウェハダイシング時のクラック等によって該各構成部分のいずれかがダメージを受けて破壊されたとしても、応力吸収壁２０５ａ及び２０５ｂの破壊がシールリング２０４の延びる方向に沿って拡大することはない。すなわち、応力吸収壁２０５ａ及び２０５ｂの各構成部分は独立しているので、破壊された構成部分がそれと隣り合う他の構成部分を引きずるようにして欠落することを防止できる。また、応力吸収壁２０５ａ及び２０５ｂの各構成部分のサイズ（具体的にはシールリング２０４の延びる方向の長さ）を小さくしておくことによって、該構成部分がダイシング時の衝撃、応力又はクラック等の影響によって破壊されたとしても、該破壊された構成部分のみが、個片化された半導体装置（ダイシング後の半導体チップ）から脱落する。すなわち、応力吸収壁の損傷部分は、他の構成部分を引きずることなく、個片化された半導体チップから脱落するので、該半導体チップに対してパッケージングを行なった際に、応力吸収壁の損傷部分とボンディングワイヤとの接触に起因する製品不良が生じることを防止できる。
尚、本実施形態において、応力吸収壁２０５ａ及び２０５ｂとして、ビア（バッファービア２３１ａ及び２３１ｂ、２３２ａ及び２３２ｂ、２３３ａ及び２３３ｂ）の積層構造を用いたが、これに代えて、シールリング２０４と同様の、ビアと配線との積層構造を用いてもよい。また、シールリング２０４として、ビア（シールビア２２１、２２３、２２５）と配線（シール配線２２２、２２４、２２６）との積層構造を用いたが、応力吸収壁２０５ａ及び２０５ｂと同様の、ビアのみの積層構造を用いてもよい。尚、シールリング２０４並びに応力吸収壁２０５ａ及び２０５ｂとして、ビアのみの積層構造を用いた場合、ビアと配線との積層構造を用いる場合と比べて、半導体装置内におけるシールリング２０４並びに応力吸収壁２０５ａ及び２０５ｂの幅方向（チップ領域２０２の周縁に沿ってシールリング２０４が延びる方向に対して垂直な方向）の占有領域を狭くできるので、半導体装置の小型化に有効である。
また、本実施形態において、シールリング２０４を構成するために積層されている各導電体（パーツ）のうち少なくとも１つ以上の導電体は、デュアルダマシン構造を持つ配線の形成工程で形成されていることが好ましい。このようにすると、シールリング２０４のパーツは、少なくとも１つの層間絶縁膜を「つなぎ目」なしに突き抜ける。すなわち、シールリング、トランジスタ等の素子及び配線層等が形成されたチップ領域２０２の全体において、デュアルダマシン配線の形成過程でシールリング２０４のパーツを形成することによって、シールリング２０４の「つなぎ目」を減少させることができるので、ウェハ切断時の衝撃や外部からの水分がチップ領域２０２内に浸入することを防ぐことができる。
また、本実施形態において、応力吸収壁２０５ａ及び２０５ｂをスクライブ領域２０３に形成したが、これに限られず、応力吸収壁２０５ａ及び２０５ｂがウェハダイシング部分とシールリング２０４との間に設けられていれば、応力吸収壁２０５ａ及び２０５ｂの形成位置に関わらず本実施形態と同様の効果が得られる。すなわち、応力吸収壁２０５ａ及び２０５ｂを、シールリング２０４の外側であって、例えばチップ領域２０２におけるスクライブ領域２０３との境界付近に設けてもよい。
また、本実施形態において、シールリング２０４を、チップ領域２０２におけるスクライブ領域２０３との境界付近に設けたが、これに代えて、応力吸収壁２０５の内側であって、例えばスクライブ領域２０３のうちダイシング後も半導体装置（半導体チップ）の端部として残る部分（つまりスクライブ領域２０３におけるチップ領域２０２との境界付近）に設けてもよい。
また、本実施形態において、３層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は３層に限られるものではなく、チップ構造に応じて３層より少なくても多くてもよいことは言うまでもない。
また、本実施形態において、シールリング２０４並びに応力吸収壁２０５ａ及び２０５ｂを構成する導電材料としてＣｕを用いたが、これに限られず、シールリング２０４並びに応力吸収壁２０５ａ及び２０５ｂをＷ、Ａｌ及びＣｕのうちの少なくとも１つを用いて構成してもよい。このようにすると、半導体装置のチップ領域２０２に形成される配線及びビアと同じ材料からシールリング２０４並びに応力吸収壁２０５ａ及び２０５ｂを形成することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
図２３は、本発明の第３の実施形態に係る電子デバイス（チップ領域を１重に取り囲むシールリングを有する半導体装置）が設けられているウェハの一部分を示す平面図である。
図２３に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ３０１上には、それぞれ半導体装置となる複数のチップ領域３０２が配置されている。各チップ領域３０２には、複数の素子からなり且つ所定の機能を有するＩＣ回路が設けられている。尚、各チップ領域３０２は、格子状に設けられたスクライブ領域３０３によって区画されている。
ここで、１個の半導体装置（つまり１個の半導体チップ）は、複数の素子からなり且つ所定の機能を有するＩＣ回路が配置されているチップ領域３０２と、チップ領域３０２の周縁部に該チップ領域３０２を取り囲むように設けられているシールリング３０４と、シールリング３０４の外側にシールリング３０４を不連続的に取り囲むように設けられている本発明の２重の応力吸収壁３０５ａ及び３０５ｂとから構成されている。すなわち、本実施形態の半導体装置は、第２の実施形態と同様に応力吸収壁３０５が２重構造を有している点を除いて、基本的に第１の実施形態と同様の構造を有している。また、第２の実施形態の半導体装置では２重構造の応力吸収壁２０５ａ及び２０５ｂのそれぞれにおける不連続部分が互いに隣り合っていたのに対して、本実施形態の半導体装置では２重構造の応力吸収壁３０５ａ及び３０５ｂのそれぞれにおける不連続部分は互いに隣り合わない。
尚、本実施形態において、レイアウト上の余裕に応じて、２重以上の３重又は４重等の構造を持つ応力吸収壁３０５を設けてもよい。
このように複数の半導体装置が形成されたウェハ３０１は、スクライブ領域３０３に沿ってダイシングされ、それにより個々の半導体装置（半導体チップ）として分離される。このとき、チップ領域３０２を取り囲むように応力吸収壁３０５が少なくとも２重以上に形成されているため、ダイシング時の衝撃若しくは応力等又はそれらに起因して生じるクラックにより、１つの応力吸収壁（具体的には外側の応力吸収壁３０５ｂ）が破壊されてその内側つまりチップ領域３０２の内部方向に衝撃や応力等が侵入したとしても、破壊された応力吸収壁の内側にある他の応力吸収壁（具体的には内側の応力吸収壁３０５ａ）によって衝撃や応力等が吸収される。すなわち、衝撃、応力又はクラック等がシールリング３０４に至り、それによってシールリング３０４が破壊されることを防止することができる。
また、本実施形態によると、２重構造を持つ応力吸収壁３０５ａ及び３０５ｂは、それぞれの不連続部分が互いに隣り合わないように形成されているため、ウェハダイシング部分からシールリング３０４やチップ領域３０２の方向を見た場合には、多重の応力吸収壁３０５全体としては、それらの構成部分が隙間なく配置されていることになる。このため、外側の応力吸収壁３０５ｂの不連続部分からチップ領域３０２の方向へ侵入した、ダイシング時の衝撃、応力又はクラック等を、内側の応力吸収壁３０５ａによって確実に吸収することができる。従って、ウェハ３０１を半導体チップに分割する際の工程で、シールリング３０４及びチップ領域３０２が損傷して半導体チップの性能が低下することを防ぐことができる。
図２４は、図２３のＣＣ’線の断面図（チップ領域３０２の周縁部に位置するシールリング部分を含む半導体装置端部（具体的にはチップ領域３０２の配線構造及びシールリング３０４の構造）の断面図）であり、図２５は、図２３のＣＣ’線の近傍を拡大した平面図である。尚、図２４及び図２５において、スクライブ領域３０３を挟む一対のチップ領域３０２のそれぞれの端部を示している。また、図２４においては、２重構造を持つ応力吸収壁３０５ａ及び３０５ｂのそれぞれの構成部分が互いに隣り合う箇所の断面構成を示している。ここで、２重構造を持つ応力吸収壁３０５ａ及び３０５ｂのそれぞれにおける不連続部分は互いに隣り合わないため、応力吸収壁形成領域のいずれの箇所の断面構成においても、応力吸収壁３０５ａ及び３０５ｂのそれぞれの構成部分のうちの少なくとも１つは形成されている。
図２４及び図２５に示すように、ダイシング前の半導体装置はチップ領域３０２とスクライブ領域３０３とから構成されており、チップ領域３０２におけるスクライブ領域３０３との境界付近にシールリング３０４が形成されていると共にそのシールリング３０４の外側（スクライブ領域３０３におけるチップ領域３０２との境界付近）に２重構造の応力吸収壁３０５ａ及び３０５ｂが形成されている。
また、図２４に示すように、ウェハ３０１（以下、基板３０１と称する）におけるチップ領域３０２に、トランジスタ等の素子を構成する活性層３１０が形成されていると共に、基板３０１におけるチップ領域３０２の周縁部（スクライブ領域３０３の近傍のシールリング形成領域）に、活性層３１０と同様に構成された導電層３２０が形成されている。また、基板３０１上に第１の層間絶縁膜３０６が堆積されており、チップ領域３０２の第１の層間絶縁膜３０６中に、活性層３１０と接続する第１のビア３１１及び第１のビア３１１と接続する第１の配線３１２（つまり第１のビア３１１と第１の配線３１２とからなるデュアルダマシン配線）が形成されていると共に、シールリング形成領域の第１の層間絶縁膜３０６に、導電層３２０と接続する第１のシールビア３２１及び第１のシールビア３２１と接続する第１のシール配線３２２が形成されている。また、応力吸収壁形成領域の第１の層間絶縁膜３０６に第１のバッファービア３３１ａ及び３３１ｂが形成されると共にスクライブ領域３０３の第１の層間絶縁膜３０６にアクセサリ配線３４０が形成される。
また、図２４に示すように、第１の層間絶縁膜３０６の上に第２の層間絶縁膜３０７が形成されており、チップ領域３０２の第２の層間絶縁膜３０７に、第１の配線３１２と接続する第２のビア３１３及び第２のビア３１３と接続する第２の配線３１４（つまり第２のビア３１３と第２の配線３１４とからなるデュアルダマシン配線）が形成されていると共に、シールリング形成領域の第２の層間絶縁膜３０７に、第１のシール配線３２２と接続する第２のシールビア３２３及び第２のシールビア３２３と接続する第２のシール配線３２４が形成されている。また、応力吸収壁形成領域の第２の層間絶縁膜３０７に、第１のバッファービア３３１ａ及び３３１ｂとそれぞれ接続する第２のバッファービア３３２ａ及び３３２ｂが形成されていると共にスクライブ領域３０３の第２の層間絶縁膜３０７にアクセサリ配線３４０が形成されている。
また、図２４に示すように、第２の層間絶縁膜３０７の上に第３の層間絶縁膜３０８が形成されており、チップ領域３０２の第３の層間絶縁膜３０８に、第２の配線３１４と接続する第３のビア３１５及び第３のビア３１５と接続する第３の配線３１６（つまり第３のビア３１５と第３の配線３１６とからなるデュアルダマシン配線）が形成されていると共に、シールリング形成領域の第３の層間絶縁膜３０８に、第２のシール配線３２４と接続する第３のシールビア３２５及び第３のシールビア３２５と接続する第３のシール配線３２６が形成されている。また、応力吸収壁形成領域の第３の層間絶縁膜３０８に、第２のバッファービア３３２ａ及び３３２ｂとそれぞれ接続する第３のバッファービア３３３ａ及び３３３ｂが形成されていると共にスクライブ領域３０３の第３の層間絶縁膜３０８にアクセサリ配線３４０が形成されている。
尚、本実施形態においては、各層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けた。しかし、これに代えて、第１層目（最下層）の層間絶縁膜にＷを用いてビア及びシールビアを設け、第２層目の層間絶縁膜にＣｕを用いて配線及びシール配線（最下層の配線及びシール配線）を設け、第３層目以降の層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けてもよい。
さらに、図２４に示すように、最上の配線層となる第３の層間絶縁膜３０８上に、該配線層の保護膜となるパッシベーション膜３０９が堆積されている。また、第３の配線３１６の上のパッシベーション膜３０９が部分的に開口されていると共に、該開口部に、第３の配線３１６と接続するパッド電極３１７が形成されている。
尚、図２３〜図２５に示す構造を有する本実施形態の半導体装置を製造するための方法は、使用されるフォトマスクにおける２重構造の応力吸収壁形成用マスクパターンのレイアウトを除いて、基本的に、図１９〜図２２に示す第２の実施形態の半導体装置の製造方法と同様である。
以上に説明したように、本実施形態によると、チップ領域３０２のビア３１１、３１３、３１５及び配線３１２、３１４、３１６を形成すると同時に、シールビア３２１、３２３、３２５及びシール配線３２２、３２４、３２６からなるシールリング３０４を形成できる。さらに、シールリング３０４の外側に、バッファービア３３１ａ、３３２ａ、３３３ａを積層した構造を持つ応力吸収壁３０５ａとバッファービア３３１ｂ、３３２ｂ、３３３ｂを積層した構造を持つ応力吸収壁３０５ｂ、つまり２重構造を持つ応力吸収壁３０５を形成できる。
また、以上のような方法によって半導体装置が形成されウェハ３０１は、スクライブ領域３０３に沿ってダイシングを行なうことによって、個々の半導体装置（半導体チップ）に分離される。このとき、ダイシングされる部分から衝撃若しくは応力等又はそれらに起因するクラックが発生し、チップ領域３０２方向へ伝播する。このとき、これらの衝撃、応力又はクラック等によって外側の応力吸収壁３０５ｂが破壊されて、これらの衝撃等がさらにチップ領域３０２の内部方向へ伝播したとしても、破壊された応力吸収壁３０５ｂの内側の応力吸収壁３０５ａによって衝撃、応力又はクラック等が吸収されるので、衝撃等がチップ領域３０２の内部方向へさらに伝播することを防止できる。これにより、シールリング３０４がダメージを受けることを防止できるので、シールリング３０４の本来の機能である、外部からチップ領域３０２の内部に水分や可動イオン等が浸入することを防ぐ機能を保持することができ、それによって信頼性の高い半導体装置を提供することができる。
また、本実施形態によると、２重構造を持つ応力吸収壁３０５ａ及び３０５ｂは、それぞれの不連続部分が互いに隣り合わないように形成されているため、ウェハダイシング部分からシールリング３０４やチップ領域３０２の方向を見た場合には、多重の応力吸収壁３０５全体としては、それらの構成部分が隙間なく配置されていることになる。このため、外側の応力吸収壁３０５ｂの不連続部分からチップ領域３０２の方向へ侵入した、ダイシング時の衝撃、応力又はクラック等を、内側の応力吸収壁３０５ａによって確実に吸収することができる。これにより、シールリング３０４がダメージを受けることを防止できるので、シールリング３０４の本来の機能である、外部からチップ領域３０２の内部に水分や可動イオン等が浸入することを防ぐ機能を保持することができ、それによって信頼性の高い半導体装置を提供することができる。
尚、本実施形態において、応力吸収壁３０５ａ及び３０５ｂとして、ビア（バッファービア３３１ａ及び３３１ｂ、３３２ａ及び３３２ｂ、３３３ａ及び３３３ｂ）の積層構造を用いたが、これに代えて、シールリング３０４と同様の、ビアと配線との積層構造を用いてもよい。また、シールリング３０４として、ビア（シールビア３２１、３２３、３２５）と配線（シール配線３２２、３２４、３２６）との積層構造を用いたが、応力吸収壁３０５ａ及び３０５ｂと同様の、ビアのみの積層構造を用いてもよい。尚、シールリング３０４並びに応力吸収壁３０５ａ及び３０５ｂとして、ビアのみの積層構造を用いた場合、ビアと配線との積層構造を用いる場合と比べて、半導体装置内におけるシールリング３０４並びに応力吸収壁３０５ａ及び３０５ｂの幅方向（チップ領域３０２の周縁に沿ってシールリング３０４が延びる方向に対して垂直な方向）の占有領域を狭くできるので、半導体装置の小型化に有効である。
また、本実施形態において、シールリング３０４を構成するために積層されている各導電体（パーツ）のうち少なくとも１つ以上の導電体は、デュアルダマシン構造を持つ配線の形成工程で形成されていることが好ましい。このようにすると、シールリング３０４のパーツは、少なくとも１つの層間絶縁膜を「つなぎ目」なしに突き抜ける。すなわち、シールリング、トランジスタ等の素子及び配線層等が形成されたチップ領域３０２の全体において、デュアルダマシン配線の形成過程でシールリング３０４のパーツを形成することによって、シールリング３０４の「つなぎ目」を減少させることができるので、ウェハ切断時の衝撃や外部からの水分がチップ領域３０２内に浸入することを防ぐことができる。
また、本実施形態において、応力吸収壁３０５ａ及び３０５ｂをスクライブ領域３０３に形成したが、これに限られず、応力吸収壁３０５ａ及び３０５ｂがウェハダイシング部分とシールリング３０４との間に設けられていれば、応力吸収壁３０５ａ及び３０５ｂの形成位置に関わらず本実施形態と同様の効果が得られる。すなわち、応力吸収壁３０５ａ及び３０５ｂを、シールリング３０４の外側であって、例えばチップ領域３０２におけるスクライブ領域３０３との境界付近に設けてもよい。
また、本実施形態において、シールリング３０４を、チップ領域３０２におけるスクライブ領域３０３との境界付近に設けたが、これに代えて、応力吸収壁３０５の内側であって、例えばスクライブ領域３０３のうちダイシング後も半導体装置（半導体チップ）の端部として残る部分（つまりスクライブ領域３０３におけるチップ領域３０２との境界付近）に設けてもよい。
また、本実施形態において、３層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は３層に限られるものではなく、チップ構造に応じて３層より少なくても多くてもよいことは言うまでもない。
また、本実施形態において、シールリング３０４並びに応力吸収壁３０５ａ及び３０５ｂを構成する導電材料としてＣｕを用いたが、これに限られず、シールリング３０４並びに応力吸収壁３０５ａ及び３０５ｂをＷ、Ａｌ及びＣｕのうちの少なくとも１つを用いて構成してもよい。このようにすると、半導体装置のチップ領域３０２に形成される配線及びビアと同じ材料からシールリング３０４並びに応力吸収壁３０５ａ及び３０５ｂを形成することができる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
図２６は、本発明の第４の実施形態に係る電子デバイス（チップ領域を１重に取り囲むシールリングを有する半導体装置）が設けられているウェハの一部分を示す平面図である。
図２６に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ４０１上には、それぞれ半導体装置となる複数のチップ領域４０２が配置されている。各チップ領域４０２には、複数の素子からなり且つ所定の機能を有するＩＣ回路が設けられている。尚、各チップ領域４０２は、格子状に設けられたスクライブ領域４０３によって区画されている。
ここで、１個の半導体装置（つまり１個の半導体チップ）は、複数の素子からなり且つ所定の機能を有するＩＣ回路が配置されているチップ領域４０２と、チップ領域４０２の周縁部に該チップ領域４０２を取り囲むように設けられているシールリング４０４と、シールリング４０４の外側にシールリング４０４を不連続的に取り囲むように設けられている本発明の２重の応力吸収壁４０５ａ及び４０５ｂとから構成されている。すなわち、本実施形態の半導体装置は、第２又は第３の実施形態と同様に応力吸収壁４０５が２重構造を有している点を除いて、基本的に第１の実施形態と同様の構造を有している。また、本実施形態の半導体装置に独特の特徴として、２重構造を持つ応力吸収壁４０５ａ及び４０５ｂのうち外側の応力吸収壁４０５ｂの構成部分は、内側の応力吸収壁４０５ａの構成部分と比べて、シールリング４０４の延びる方向に沿った長さがより短い。
尚、本実施形態において、レイアウト上の余裕に応じて、２重以上の３重又は４重等の構造を持つ応力吸収壁３０５を設けてもよい。この場合、２重以上の応力吸収壁３０５のうちシールリング３０４から最も離れた位置に形成されている応力吸収壁の構成部分は、他の応力吸収壁の構成部分と比べて、シールリング３０４の延びる方向に沿った長さがより短い。
このように複数の半導体装置が形成されたウェハ４０１は、スクライブ領域４０３に沿ってダイシングされ、それにより個々の半導体装置（半導体チップ）として分離される。このとき、チップ領域４０２を取り囲むように応力吸収壁４０５が少なくとも２重以上に形成されているため、ダイシング時の衝撃若しくは応力等又はそれらに起因して生じるクラックにより、１つの応力吸収壁（具体的には外側の応力吸収壁４０５ｂ）が破壊されてその内側つまりチップ領域４０２の内部方向に衝撃や応力等が侵入したとしても、破壊された応力吸収壁の内側にある他の応力吸収壁（具体的には内側の応力吸収壁４０５ａ）によって衝撃や応力等が吸収される。すなわち、衝撃、応力又はクラック等がシールリング４０４に至り、それによってシールリング４０４が破壊されることを防止することができる。
また、本実施形態によると、ウェハダイシング部分に最も近い位置にある応力吸収壁４０５ｂ、つまりシールリング４０４から最も離れた位置に形成されている応力吸収壁４０５ｂの構成部分の長さが小さいため、ダイシング時のクラックや衝撃等を細かく分散して吸収できる。よって、ウェハ４０１を個々の半導体チップに分割する際に、シールリング４０４及びチップ領域４０２に損傷が生じて半導体チップの性能が低下することを防ぐことができる。また、応力吸収壁４０５ｂの構成部分が小さいため、該構成部分がダイシング時のクラックや衝撃等を受けて破壊されたとしても、該構成部分が半導体装置（個片化された半導体チップ）から脱落しやすい。このため、該破壊された構成部分が、個片化された半導体チップの端部から飛び出した状態のままになることを防止できるので、該半導体チップに対してパッケージングを行なった際に、応力吸収壁４０５ｂの残骸とボンディングワイヤとの接触に起因する製品不良をなくすことができる。
図２７は、図２６のＤＤ’線の断面図（チップ領域４０２の周縁部に位置するシールリング部分を含む半導体装置端部（具体的にはチップ領域４０２の配線構造及びシールリング４０４の構造）の断面図）であり、図２８は、図２６のＤＤ’線の近傍を拡大した平面図である。尚、図２７及び図２８において、スクライブ領域４０３を挟む一対のチップ領域４０２のそれぞれの端部を示している。また、図２７においては、２重構造を持つ応力吸収壁４０５ａ及び４０５ｂのそれぞれの構成部分が互いに隣り合う箇所の断面構成を示している。
図２７及び図２８に示すように、ダイシング前の半導体装置はチップ領域４０２とスクライブ領域４０３とから構成されており、チップ領域４０２におけるスクライブ領域４０３との境界付近にシールリング４０４が形成されていると共にそのシールリング４０４の外側（スクライブ領域４０３におけるチップ領域４０２との境界付近）に２重構造の応力吸収壁４０５ａ及び４０５ｂが形成されている。
また、図２７に示すように、ウェハ４０１（以下、基板４０１と称する）におけるチップ領域４０２に、トランジスタ等の素子を構成する活性層４１０が形成されていると共に、基板４０１におけるチップ領域４０２の周縁部（スクライブ領域４０３の近傍のシールリング形成領域）に、活性層４１０と同様に構成された導電層４２０が形成されている。また、基板４０１上に第１の層間絶縁膜４０６が堆積されており、チップ領域４０２の第１の層間絶縁膜４０６中に、活性層４１０と接続する第１のビア４１１及び第１のビア４１１と接続する第１の配線４１２（つまり第１のビア４１１と第１の配線４１２とからなるデュアルダマシン配線）が形成されていると共に、シールリング形成領域の第１の層間絶縁膜４０６に、導電層４２０と接続する第１のシールビア４２１及び第１のシールビア４２１と接続する第１のシール配線４２２が形成されている。また、応力吸収壁形成領域の第１の層間絶縁膜４０６に第１のバッファービア４３１ａ及び４３１ｂが形成されると共にスクライブ領域４０３の第１の層間絶縁膜４０６にアクセサリ配線４４０が形成される。
また、図２７に示すように、第１の層間絶縁膜４０６の上に第２の層間絶縁膜４０７が形成されており、チップ領域４０２の第２の層間絶縁膜４０７に、第１の配線４１２と接続する第２のビア４１３及び第２のビア４１３と接続する第２の配線４１４（つまり第２のビア４１３と第２の配線４１４とからなるデュアルダマシン配線）が形成されていると共に、シールリング形成領域の第２の層間絶縁膜４０７に、第１のシール配線４２２と接続する第２のシールビア４２３及び第２のシールビア４２３と接続する第２のシール配線４２４が形成されている。また、応力吸収壁形成領域の第２の層間絶縁膜４０７に、第１のバッファービア４３１ａ及び４３１ｂとそれぞれ接続する第２のバッファービア４３２ａ及び４３２ｂが形成されていると共にスクライブ領域４０３の第２の層間絶縁膜４０７にアクセサリ配線４４０が形成されている。
また、図２７に示すように、第２の層間絶縁膜４０７の上に第３の層間絶縁膜４０８が形成されており、チップ領域４０２の第３の層間絶縁膜４０８に、第２の配線４１４と接続する第３のビア４１５及び第３のビア４１５と接続する第３の配線４１６（つまり第３のビア４１５と第３の配線４１６とからなるデュアルダマシン配線）が形成されていると共に、シールリング形成領域の第３の層間絶縁膜４０８に、第２のシール配線４２４と接続する第３のシールビア４２５及び第３のシールビア４２５と接続する第３のシール配線４２６が形成されている。また、応力吸収壁形成領域の第３の層間絶縁膜４０８に、第２のバッファービア４３２ａ及び４３２ｂとそれぞれ接続する第３のバッファービア４３３ａ及び４３３ｂが形成されていると共にスクライブ領域４０３の第３の層間絶縁膜４０８にアクセサリ配線４４０が形成されている。
尚、本実施形態においては、各層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けた。しかし、これに代えて、第１層目（最下層）の層間絶縁膜にＷを用いてビア及びシールビアを設け、第２層目の層間絶縁膜にＣｕを用いて配線及びシール配線（最下層の配線及びシール配線）を設け、第３層目以降の層間絶縁膜にＣｕを用いてビア又はシールビアと配線又はシール配線とからなるデュアルダマシン構造を設けてもよい。
さらに、図２７に示すように、最上の配線層となる第３の層間絶縁膜４０８上に、該配線層の保護膜となるパッシベーション膜４０９が堆積されている。また、第３の配線４１６の上のパッシベーション膜４０９が部分的に開口されていると共に、該開口部に、第３の配線４１６と接続するパッド電極４１７が形成されている。
尚、図２６〜図２８に示す構造を有する本実施形態の半導体装置を製造するための方法は、使用されるフォトマスクにおける２重構造の応力吸収壁形成用マスクパターンのレイアウトを除いて、基本的に、図１９〜図２２に示す第２の実施形態の半導体装置の製造方法と同様である。
以上に説明したように、本実施形態によると、チップ領域４０２のビア４１１、４１３、４１５及び配線４１２、４１４、４１６を形成すると同時に、シールビア４２１、４２３、４２５及びシール配線４２２、４２４、４２６からなるシールリング４０４を形成できる。さらに、シールリング４０４の外側に、バッファービア４３１ａ、４３２ａ、４３３ａを積層した構造を持つ応力吸収壁４０５ａとバッファービア４３１ｂ、４３２ｂ、４３３ｂを積層した構造を持つ応力吸収壁４０５ｂ、つまり２重構造を持つ応力吸収壁４０５を形成できる。
また、以上のような方法によって半導体装置が形成されウェハ４０１は、スクライブ領域４０３に沿ってダイシングを行なうことによって、個々の半導体装置（半導体チップ）に分離される。このとき、ダイシングされる部分から衝撃若しくは応力等又はそれらに起因するクラックが発生し、チップ領域４０２方向へ伝播する。このとき、これらの衝撃、応力又はクラック等によって外側の応力吸収壁４０５ｂが破壊されて、これらの衝撃等がさらにチップ領域４０２の内部方向へ伝播したとしても、破壊された応力吸収壁４０５ｂの内側の応力吸収壁４０５ａによって衝撃、応力又はクラック等が吸収されるので、衝撃等がチップ領域４０２の内部方向へさらに伝播することを防止できる。これにより、シールリング４０４がダメージを受けることを防止できるので、シールリング４０４の本来の機能である、外部からチップ領域４０２の内部に水分や可動イオン等が浸入することを防ぐ機能を保持することができ、それによって信頼性の高い半導体装置を提供することができる。
また、本実施形態によると、２重構造を持つ応力吸収壁４０５ａ及び４０５ｂのうち、ウェハダイシング部分に最も近い位置にある応力吸収壁４０５ｂ、つまりシールリング４０４から最も離れた位置に形成されている応力吸収壁４０５ｂの構成部分の長さが小さいため、ダイシング時のクラックや衝撃等を細かく分散して吸収できる。よって、ウェハ４０１を個々の半導体チップに分割する際に、シールリング４０４及びチップ領域４０２に損傷が生じて半導体チップの性能が低下することを防ぐことができる。また、応力吸収壁４０５ｂの構成部分が小さいため、該構成部分がダイシング時のクラックや衝撃等を受けて破壊されたとしても、該構成部分が半導体装置（個片化された半導体チップ）から脱落しやすい。このため、該破壊された構成部分が、個片化された半導体チップの端部から飛び出した状態のままになることを防止できるので、該半導体チップに対してパッケージングを行なった際に、応力吸収壁４０５ｂの残骸とボンディングワイヤとの接触に起因する製品不良をなくすことができる。
尚、本実施形態において、応力吸収壁４０５ａ及び４０５ｂとして、ビア（バッファービア４３１ａ及び４３１ｂ、４３２ａ及び４３２ｂ、４３３ａ及び４３３ｂ）の積層構造を用いたが、これに代えて、シールリング４０４と同様の、ビアと配線との積層構造を用いてもよい。また、シールリング４０４として、ビア（シールビア４２１、４２３、４２５）と配線（シール配線４２２、４２４、４２６）との積層構造を用いたが、応力吸収壁４０５ａ及び４０５ｂと同様の、ビアのみの積層構造を用いてもよい。尚、シールリング４０４並びに応力吸収壁４０５ａ及び４０５ｂとして、ビアのみの積層構造を用いた場合、ビアと配線との積層構造を用いる場合と比べて、半導体装置内におけるシールリング４０４並びに応力吸収壁４０５ａ及び４０５ｂの幅方向（チップ領域４０２の周縁に沿ってシールリング４０４が延びる方向に対して垂直な方向）の占有領域を狭くできるので、半導体装置の小型化に有効である。
また、本実施形態において、シールリング４０４を構成するために積層されている各導電体（パーツ）のうち少なくとも１つ以上の導電体は、デュアルダマシン構造を持つ配線の形成工程で形成されていることが好ましい。このようにすると、シールリング４０４のパーツは、少なくとも１つの層間絶縁膜を「つなぎ目」なしに突き抜ける。すなわち、シールリング、トランジスタ等の素子及び配線層等が形成されたチップ領域４０２の全体において、デュアルダマシン配線の形成過程でシールリング４０４のパーツを形成することによって、シールリング４０４の「つなぎ目」を減少させることができるので、ウェハ切断時の衝撃や外部からの水分がチップ領域４０２内に浸入することを防ぐことができる。
また、本実施形態において、応力吸収壁４０５ａ及び４０５ｂをスクライブ領域４０３に形成したが、これに限られず、応力吸収壁４０５ａ及び４０５ｂがウェハダイシング部分とシールリング４０４との間に設けられていれば、応力吸収壁４０５ａ及び４０５ｂの形成位置に関わらず本実施形態と同様の効果が得られる。すなわち、応力吸収壁４０５ａ及び４０５ｂを、シールリング４０４の外側であって、例えばチップ領域４０２におけるスクライブ領域４０３との境界付近に設けてもよい。
また、本実施形態において、シールリング４０４を、チップ領域４０２におけるスクライブ領域４０３との境界付近に設けたが、これに代えて、応力吸収壁４０５の内側であって、例えばスクライブ領域４０３のうちダイシング後も半導体装置（半導体チップ）の端部として残る部分（つまりスクライブ領域４０３におけるチップ領域４０２との境界付近）に設けてもよい。
また、本実施形態において、３層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は３層に限られるものではなく、チップ構造に応じて３層より少なくても多くてもよいことは言うまでもない。
また、本実施形態において、シールリング４０４並びに応力吸収壁４０５ａ及び４０５ｂを構成する導電材料としてＣｕを用いたが、これに限られず、シールリング４０４並びに応力吸収壁４０５ａ及び４０５ｂをＷ、Ａｌ及びＣｕのうちの少なくとも１つを用いて構成してもよい。このようにすると、半導体装置のチップ領域４０２に形成される配線及びビアと同じ材料からシールリング４０４並びに応力吸収壁４０５ａ及び４０５ｂを形成することができる。
以下、本発明の各実施形態におけるシールリング構造のバリエーションについて、第１の実施形態のシールリング１０４を例として説明するが、他の実施形態のシールリング２０４、３０４及び４０４についても同様である。
図２９（ａ）〜（ｆ）は、本発明の各実施形態におけるシールリング構造のバリエーションの断面構成を示しており、図３０（ａ）〜（ｃ）及び図３１（ａ）〜（ｃ）は、本発明の各実施形態におけるシールリング構造のバリエーションの平面構成を示している。尚、図３０（ａ）〜（ｃ）及び図３１（ａ）〜（ｃ）においても、シールリング１０４については太い実線で模式的に示している。
まず、図２９（ａ）に示すシールリング構造の特徴は、最上層の層間絶縁膜（第３の層間絶縁膜１０８）中に形成されている第３のシール配線１２６上のパッシベーション膜１０９が開口されており、該開口部にキャップ層１２７が設けられていることである。これにより、チップ領域１０２のパッシベーション膜１０９と、シールリング形成領域の外側（スクライブ領域１０３を含む）のパッシベーション膜１０９とが不連続になるため、ダイシング時にスクライブ領域１０３近傍のパッシベーション膜１０９が受ける機械的衝撃が、チップ領域１０２に堆積されているパッシベーション膜１０９等の膜に伝わりにくくなる。すなわち、チップ領域１０２におけるスクライブ領域１０３との境界付近のパッシベーション膜１０９に部分的に不連続箇所が存在するので、ウェハのダイシング時の衝撃がチップ領域１０２まで達することを防止することができる。
次に、図２９（ｂ）に示すシールリング構造が図２９（ａ）に示すシールリング構造と異なっている点は、第１の層間絶縁膜１０６に、第１のシールビア１２１に代えて、導電層１２０とそれぞれ接続するシールビア１２１ａ及び１２１ｂが設けられていること、第２の層間絶縁膜１０７に、第２のシールビア１２３及び第２のシール配線１２４に代えて、第１のシール配線１２２とそれぞれ接続するシールビア１２３ａ及び１２３ｂが設けられていること、並びに、第３の層間絶縁膜１０８に、第３のシールビア１２５及び第３のシール配線１２５に代えて、シールビア１２３ａ及び１２３ｂのそれぞれと接続するシールビア１２５ａ及び１２５ｂが設けられていることである。尚、シールビア１２１ａ及び１２１ｂのそれぞれの上部は第１のシール配線１２２と接続されており、シールビア１２５ａ及び１２５ｂのそれぞれの上部はキャップ層１２７と接続されている。図２９（ｂ）に示すシールリング構造によると、図２９（ａ）に示すシールリング構造によって得られる効果に加えて、次のような効果が得られる。すなわち、シールビアの幅はシール配線と比べて狭いため、シールビアの強度はシール配線と比べてやや低くなる。それに対して、図２９（ｂ）に示すシールリング構造のように、シールリングを構成するパーツとして、１つのシールビアではなく、２以上に枝分かれしたシールビアを用いることによって、該枝分かれしたシールビアが設けられている層間絶縁層において、部分的にシールリングの多重構造（チップ領域１０２を多重に取り囲む構造）を実現することができる。よって、ある層間絶縁膜内に１本（つまり一重構造の）シールビアを有するシールリングと比べて、多重構造部分を持つ図２９（ｂ）に示すシールリング構造の強度は向上する。
次に、図２９（ｃ）に示すシールリング構造の特徴は、チップ領域１０２におけるスクライブ領域１０３の付近に（つまりシールリング形成領域に）、シールリング１０４ａ及び１０４ｂからなる２重のシールリング構造が設けられていることである。具体的には、シールリング１０４ａは、基板１０１に形成された導電層１２０ａと、第１の層間絶縁膜１０６に形成され且つ導電層１２０ａと接続するシールビア１２１ａと、第２の層間絶縁膜１０６の下部に形成され且つシールビア１２１ａと接続するシールビア１２３ａと、第２の層間絶縁膜１０６の上部に形成され且つシールビア１２３ａと接続するシール配線１２４ａと、第３の層間絶縁膜１０７に形成され且つシール配線１２４ａと接続するシールビア１２５ａとから構成されている。また、シールリング１０４ｂは、基板１０１に形成された導電層１２０ｂと、第１の層間絶縁膜１０６に形成され且つ導電層１２０ｂと接続するシールビア１２１ｂと、第２の層間絶縁膜１０６の下部に形成され且つシールビア１２１ｂと接続するシールビア１２３ｂと、第２の層間絶縁膜１０６の上部に形成され且つシールビア１２３ｂと接続するシール配線１２４ｂと、第３の層間絶縁膜１０７に形成され且つシール配線１２４ｂと接続するシールビア１２５ｂとから構成されている。尚、最上層の層間絶縁膜（第３の層間絶縁膜１０８）中に形成されているシールビア１２５ａ及び１２５ｂのそれぞれの上のパッシベーション膜１０９は開口されており、該各開口部にキャップ層１２７ａ及び１２７ｂが設けられている。図２９（ｃ）に示すシールリング構造によると、チップ領域１０２の周縁部に、チップ領域１０２を連続的に取り囲むシールリング１０４ａ及び１０４ｂが２重に形成されている。よって、半導体ウェハ（基板）１０１をスクライブ領域１０３に沿ってダイシングして、完成した個片の半導体チップ（半導体装置）を取り出す際に、ダイシング装置のブレードがスクライブライン（スクライブ領域）１０３に接することによって生じるダイシング時の機械的衝撃がチップ領域１０２に加わること、又はそれによってチップ領域１０２が破損することをより確実に防止することができる。また、シールリング１０４ａ及び１０４ｂの最上部に形成されているキャップ層１２７ａ及び１２７ｂは、チップ領域１０２を連続的に取り囲むパッシベーション膜１０９の開口部に設けられている。このため、チップ領域１０２に形成されているパッシベーション膜１０９と、スクライブ領域１０３に形成されているパッシベーション膜１０９とは、キャップ層１２７ａ及び１２７ｂによって２重に分断されることになる。すなわち、スクライブ領域１０３とチップ領域１０２とがパッシベーション膜１０９を介して接続されることはないので、ダイシング時にスクライブ領域１０３のパッシベーション膜１０９が受ける衝撃が該パッシベーション膜１０９を通じてチップ領域１０２に伝播されることはほとんどない。
次に、図２９（ｄ）に示すシールリング構造は、図２９（ｃ）に示すシールリング構造と同様に、図２９（ｂ）に示すシールリング構造を２重に設けたものであり、図２９（ｃ）に示すシールリング構造と同様の効果に加えて、図２９（ｂ）に示すシールリング構造と同様の効果が得られる。
尚、図２９（ｃ）に示すシールリング構造において、図２９（ｅ）に示すように、パッシベーション膜１０９を開口せずにキャップ層１２７ａ及び１２７ｂを設けなくてもよいし、又は図示はしていないがいずれか一方のキャップ層のみを設けてもよい。
また、図２９（ｄ）に示すシールリング構造において、図２９（ｆ）に示すように、パッシベーション膜１０９を開口せずにキャップ層１２７ａ及び１２７ｂを設けなくてもよいし、又は図示はしていないがいずれか一方のキャップ層のみを設けてもよい。
次に、図３０（ａ）に示すシールリング構造の平面構成の特徴は、シールリング１０４が基板１０１（つまりパッシベーション膜１０９）の上側から見て矩形状の凹凸を有していることである。
また、図３０（ｂ）に示すシールリング構造の平面構成の特徴は、シールリング１０４が基板１０１の上側から見て三角波状の凹凸を有していることである。
また、図３０（ｃ）に示すシールリング構造の平面構成の特徴は、シールリング１０４の側部に、スクライブ領域１０３の方向に延びる複数の突起が設けられていることである。すなわち、シールリング１０４は、スクライブ領域１０３の延びる方向に対して垂直な方向に複数の突起を有している。
尚、図３０（ａ）〜（ｃ）のそれぞれに対応する半導体装置の断面構成は、断面を観察する箇所によりシールリング１０４の形成位置が水平方向に変化したり又はシールリング１０４の形成幅が変化する点を除いて、図２に示す第１の実施形態又は前述の図２９（ａ）、（ｂ）に示すバリエーションと同様である。
図３０（ａ）〜（ｃ）のいずれかに示すシールリング構造を有する半導体装置においては、チップ領域１０２を保護するシールリング１０４の障壁が、スクライブ領域１０３が延びる方向に対して平行な方向のみならず、垂直な方向や斜め方向にも設けられている。このため、ウェハのダイシング時にダイシング装置のブレードとパッシベーション膜１０９等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハ（基板１０１）のクラック等が、シールリング１０４の側面（スクライブ領域１０３と対向する面）に沿って進行することを防ぐことができる。
次に、図３１（ａ）に示すシールリング構造の平面構成の特徴は、スクライブ領域１０３側のシールリング１０４ｂが基板１０１（つまりパッシベーション膜１０９）の上側から見て矩形状の凹凸を有していることである。
また、図３１（ｂ）に示すシールリング構造の平面構成の特徴は、スクライブ領域１０３側のシールリング１０４ｂが基板１０１の上側から見て三角波状の凹凸を有していることである。
また、図３１（ｃ）に示すシールリング構造の平面構成の特徴は、スクライブ領域１０３側のシールリング１０４ｂの側部に、スクライブ領域１０３の方向に延びる複数の突起が設けられていることである。すなわち、シールリング１０４ｂは、スクライブ領域１０３の延びる方向に対して垂直な方向に複数の突起を有している。
尚、図３１（ａ）〜（ｃ）のそれぞれに対応する半導体装置の断面構成は、断面を観察する箇所によりシールリング１０４の形成位置が水平方向に変化したり又はシールリング１０４の形成幅が変化する点を除いて、前述の図２９（ｃ）〜（ｆ）に示すバリエーションと同様である。
図３１（ａ）〜（ｃ）のいずれかに示す本実施形態のシールリング構造を有する半導体装置によると、シールリング構造が２重になっていることによる、図２９（ｃ）〜（ｆ）に示すバリエーションと同様の効果に加えて、次のような効果が得られる。すなわち、チップ領域１０２を保護するシールリング１０４ａ及び１０４ｂのうちスクライブ領域１０３側のシールリング１０４ｂの障壁が、スクライブ領域１０３が延びる方向に対して平行な方向のみならず、垂直な方向や斜め方向にも設けられている。このため、ウェハのダイシング時にダイシング装置のブレードとパッシベーション膜１０９等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハ（基板１０１）のクラック等が、シールリング１０４ｂの側面（スクライブ領域１０３と対向する面）に沿って進行することを防ぐことができる。
尚、図３１（ａ）〜（ｃ）のそれぞれに示すシールリング構造（２重構造）においては、ライン状の平面形状を有するシールリング１０４ａと、ライン状以外の他の平面形状を有するシールリング１０４ｂとの組み合わせについて説明した。しかし、シールリング１０４ａ及び１０４ｂのそれぞれが、ライン状以外の他の平面形状（同一でもよいし又は異なっていてもよい）を有していてもよい。また、少なくとも最も外側のシールリングがライン状以外の他の平面形状を有する３重以上のシールリング構造を用いてもよい。しかし、ライン状以外の他の平面形状を有する複数のシールリングを用いた場合又は３重以上のシールリング構造を用いた場合には、半導体装置（半導体チップ）の幅に占めるシールリング部分の幅が大きくなり、半導体装置の小型化に不利となる可能性がある。従って、図３１（ａ）〜（ｃ）のそれぞれに示すシールリング構造のように、ライン状の平面形状を有するシールリングと、ライン状以外の他の平面形状を有するシールリングとを組み合わせた２重のシールリング構造を用いることが好ましい。
以上に説明したように、本発明は、チップ領域の周囲を取り囲むように形成されたシールリングとそれを保護する機構とを有する電子デバイスおよびその製造方法に関し、ダイシング時に発生するクラックや応力等を応力吸収壁によって阻止してチップ領域の内部を確実に保護するというシールリングの機能を保持するという効果が得られ、非常に有用である。
本発明の第１の実施形態に係る電子デバイスが設けられているウェハの一部分を示す平面図である。 図１のＡＡ’線の断面図である。 図１のＡＡ’線の近傍を拡大した平面図である。 本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 ダイシング後における図１のＡＡ’線の断面図である。 ダイシング後における図１のＡＡ’線の近傍を拡大した平面図である。 本発明の第１の実施形態に係る電子デバイス（ダイシング後）をリードフレームに搭載した様子を示す断面図である。 ダイシング前における比較例の半導体装置の端部の断面図でる。 ダイシング前における比較例の半導体装置の端部の平面図でる。 ダイシング後における比較例の半導体装置の端部の断面図でる。 ダイシング後における比較例の半導体装置の端部の平面図でる。 比較例の半導体装置（ダイシング後）をリードフレームに搭載した様子を示す断面図である。 本発明の第２の実施形態に係る電子デバイスが設けられているウェハの一部分を示す平面図である。 図１６のＢＢ’線の断面図である。 図１６のＢＢ’線の近傍を拡大した平面図である。 本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。 本発明の第３の実施形態に係る電子デバイスが設けられているウェハの一部分を示す平面図である。 図２３のＣＣ’線の断面図である。 図２３のＣＣ’線の近傍を拡大した平面図である。 本発明の第４の実施形態に係る電子デバイスが設けられているウェハの一部分を示す平面図である。 図２６のＤＤ’線の断面図である。 図２６のＤＤ’線の近傍を拡大した平面図である。 （ａ）〜（ｆ）は、本発明の各実施形態におけるシールリング構造のバリエーションの断面図である。 （ａ）〜（ｃ）は、本発明の各実施形態におけるシールリング構造のバリエーションの平面図である。 （ａ）〜（ｃ）は、本発明の各実施形態におけるシールリング構造のバリエーションの平面図である。 従来の半導体装置の断面図である。
符号の説明
１０１ ウェハ（基板）
１０２ チップ領域
１０３ スクライブ領域
１０４、１０４ａ、１０４ｂ シールリング
１０５ 応力吸収壁
１０６ 第１の層間絶縁膜
１０６ａ ビアホール
１０６ｂ 溝状凹部
１０６ｃ 凹部
１０６ｄ、１０６ｅ、１０６ｆ 配線溝
１０７ 第２の層間絶縁膜
１０８ 第３の層間絶縁膜
１０９ パッシベーション膜
１１０ 活性層
１１１ 第１のビア
１１２ 第１の配線
１１３ 第２のビア
１１４ 第２の配線
１１５ 第３のビア
１１６ 第３の配線
１１７ パッド電極
１２０ 導電層
１２１、１２１ａ、１２１ｂ 第１のシールビア
１２２、１２２ａ、１２２ｂ 第１のシール配線
１２３、１２３ａ、１２３ｂ 第２のシールビア
１２４、１２４ａ、１２４ｂ 第２のシール配線
１２５、１２５ａ、１２５ｂ 第３のシールビア
１２６ 第３のシール配線
１２７、１２７ａ、１２７ｂ キャップ層
１３１ 第１のバッファービア
１３２ 第２のバッファービア
１３３ 第３のバッファービア
１４０ アクセサリ配線
１５０ リードフレーム
１５１ ボンディングワイヤ
２０１ ウェハ（基板）
２０２ チップ領域
２０３ スクライブ領域
２０４ シールリング
２０５ａ、２０５ｂ 応力吸収壁
２０６ 第１の層間絶縁膜
２０６ａ ビアホール
２０６ｂ 溝状凹部
２０６ｃ、２０６ｄ 凹部
２０６ｅ、２０６ｆ、２０６ｇ 配線溝
２０７ 第２の層間絶縁膜
２０８ 第３の層間絶縁膜
２０９ パッシベーション膜
２１０ 活性層
２１１ 第１のビア
２１２ 第１の配線
２１３ 第２のビア
２１４ 第２の配線
２１５ 第３のビア
２１６ 第３の配線
２１７ パッド電極
２２０ 導電層
２２１ 第１のシールビア
２２２ 第１のシール配線
２２３ 第２のシールビア
２２４ 第２のシール配線
２２５ 第３のシールビア
２２６ 第３のシール配線
２３１ａ、２３１ｂ 第１のバッファービア
２３２ａ、２３２ｂ 第２のバッファービア
２３３ａ、２３３ｂ 第３のバッファービア
２４０ アクセサリ配線
３０１ ウェハ（基板）
３０２ チップ領域
３０３ スクライブ領域
３０４ シールリング
３０５ａ、３０５ｂ 応力吸収壁
３０６ 第１の層間絶縁膜
３０７ 第２の層間絶縁膜
３０８ 第３の層間絶縁膜
３０９ パッシベーション膜
３１０ 活性層
３１１ 第１のビア
３１２ 第１の配線
３１３ 第２のビア
３１４ 第２の配線
３１５ 第３のビア
３１６ 第３の配線
３１７ パッド電極
３２０ 導電層
３２１ 第１のシールビア
３２２ 第１のシール配線
３２３ 第２のシールビア
３２４ 第２のシール配線
３２５ 第３のシールビア
３２６ 第３のシール配線
３３１ａ、３３１ｂ 第１のバッファービア
３３２ａ、３３２ｂ 第２のバッファービア
３３３ａ、３３３ｂ 第３のバッファービア
３４０ アクセサリ配線
４０１ ウェハ（基板）
４０２ チップ領域
４０３ スクライブ領域
４０４ シールリング
４０５ａ、４０５ｂ 応力吸収壁
４０６ 第１の層間絶縁膜
４０７ 第２の層間絶縁膜
４０８ 第３の層間絶縁膜
４０９ パッシベーション膜
４１０ 活性層
４１１ 第１のビア
４１２ 第１の配線
４１３ 第２のビア
４１４ 第２の配線
４１５ 第３のビア
４１６ 第３の配線
４１７ パッド電極
４２０ 導電層
４２１ 第１のシールビア
４２２ 第１のシール配線
４２３ 第２のシールビア
４２４ 第２のシール配線
４２５ 第３のシールビア
４２６ 第３のシール配線
４３１ａ、４３１ｂ 第１のバッファービア
４３２ａ、４３２ｂ 第２のバッファービア
４３３ａ、４３３ｂ 第３のバッファービア
４４０ アクセサリ配線

Claims (6)

  1. 基板におけるチップ領域に形成された素子と、
    前記基板上に形成された複数の層間絶縁膜の積層構造と、
    前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、
    前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成され且つ前記素子と前記配線とを接続するか又は前記配線同士を接続するプラグと、
    前記チップ領域の周縁部における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記チップ領域を連続的に取り囲むように形成されたシールリングと、
    前記シールリングの外側における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記シールリングを不連続的に取り囲むように形成された応力吸収壁とを備えていることを特徴とする電子デバイス。
  2. 前記応力吸収壁は、前記シールリングを２重以上に取り囲んでいることを特徴とする請求項１に記載の電子デバイス。
  3. 前記２重以上の応力吸収壁のそれぞれにおける不連続部分は互いに隣り合わないことを特徴とする請求項２に記載の電子デバイス。
  4. 前記２重以上の応力吸収壁のうち前記シールリングから最も離れた位置に形成されている応力吸収壁の構成部分は、前記２重以上の応力吸収壁のうち他の応力吸収壁の構成部分と比べて、前記シールリングの延びる方向に沿った長さがより短いことを特徴とする請求項２に記載の電子デバイス。
  5. 前記シールリング及び前記応力吸収壁は、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つから構成されていることを特徴とする請求項１に記載の電子デバイス。
  6. 基板におけるチップ領域に形成された素子と、前記基板上に形成された複数の層間絶縁膜の積層構造と、前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成され且つ前記素子と前記配線とを接続するか又は前記配線同士を接続するプラグと、前記チップ領域の周縁部における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記チップ領域を連続的に取り囲むように形成されたシールリングと、前記シールリングの外側における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記シールリングを不連続的に取り囲むように形成された応力吸収壁とを備えた電子デバイスの製造方法であって、
    前記複数の層間絶縁膜のうちの一の絶縁膜に、前記プラグ又は前記配線を埋め込むための第１の凹部、前記シールリングの一部分を埋め込むための第２の凹部、及び前記応力吸収壁の一部分を埋め込むための第３の凹部を形成する工程と、
    前記第１の凹部、前記第２の凹部及び前記第３の凹部に導電膜を埋め込むことによって、前記プラグ又は前記配線、前記シールリングの前記一部分、及び前記応力吸収壁の一部分を形成する工程と、
    前記配線と前記プラグと前記シールリングと前記応力吸収壁とが設けられた前記複数の層間絶縁膜の積層構造の上に保護膜を形成する工程とを備えていることを特徴とする電子デバイスの製造方法。
JP2004277087A 2004-09-24 2004-09-24 電子デバイス Expired - Fee Related JP4636839B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004277087A JP4636839B2 (ja) 2004-09-24 2004-09-24 電子デバイス
US11/223,943 US7417304B2 (en) 2004-09-24 2005-09-13 Electronic device and method for fabricating the same
CNB2005101034523A CN100477174C (zh) 2004-09-24 2005-09-15 电子器件及其制造方法
US12/184,697 US20080299708A1 (en) 2004-09-24 2008-08-01 Electronic device and method for fabricating the same
US12/845,325 US8035197B2 (en) 2004-09-24 2010-07-28 Electronic device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004277087A JP4636839B2 (ja) 2004-09-24 2004-09-24 電子デバイス

Publications (2)

Publication Number Publication Date
JP2006093407A true JP2006093407A (ja) 2006-04-06
JP4636839B2 JP4636839B2 (ja) 2011-02-23

Family

ID=36144429

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004277087A Expired - Fee Related JP4636839B2 (ja) 2004-09-24 2004-09-24 電子デバイス

Country Status (3)

Country Link
US (3) US7417304B2 (ja)
JP (1) JP4636839B2 (ja)
CN (1) CN100477174C (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066716A (ja) * 2006-08-10 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置
JP2009076782A (ja) * 2007-09-21 2009-04-09 Sharp Corp 半導体基板、その製造方法、および半導体チップ
WO2009051163A1 (ja) * 2007-10-17 2009-04-23 Nec Corporation 半導体装置およびその製造方法
US7737474B2 (en) 2006-12-27 2010-06-15 Oki Semiconductor Co., Ltd. Semiconductor device with seal ring having protruding portions
JP2010536174A (ja) * 2007-08-08 2010-11-25 フリースケール セミコンダクター インコーポレイテッド 半導体デバイスの応力緩和
JP2011222939A (ja) * 2010-03-24 2011-11-04 Fujitsu Semiconductor Ltd 半導体ウエハとその製造方法、及び半導体チップ
US8193614B2 (en) 2007-03-22 2012-06-05 Fujitsu Semiconductor Limited Semiconductor device, moisture-resistant frame, groove and method of producing semiconductor device
JP2012164702A (ja) * 2011-02-03 2012-08-30 Elpida Memory Inc 半導体装置
JP2013038317A (ja) * 2011-08-10 2013-02-21 Renesas Electronics Corp 半導体装置および基板
CN110621613A (zh) * 2017-05-18 2019-12-27 盛思锐股份公司 半导体芯片
JP2021086951A (ja) * 2019-11-28 2021-06-03 株式会社ソシオネクスト 半導体ウェハ及び半導体装置
JP2021141273A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体ウェハおよび半導体チップ
WO2022138238A1 (ja) * 2020-12-23 2022-06-30 三井金属鉱業株式会社 配線基板及びそのトリミング方法、並びに多層配線板

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
JP4471852B2 (ja) * 2005-01-21 2010-06-02 パナソニック株式会社 半導体ウェハ及びそれを用いた製造方法ならびに半導体装置
FR2890065B1 (fr) * 2005-08-30 2007-09-21 Commissariat Energie Atomique Procede d'encapsulation d'un composant, notamment electrique ou electronique au moyen d'un cordon de soudure ameliore
US8624346B2 (en) 2005-10-11 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Exclusion zone for stress-sensitive circuit design
JP4302720B2 (ja) * 2006-06-28 2009-07-29 株式会社沖データ 半導体装置、ｌｅｄヘッド及び画像形成装置
JP5061520B2 (ja) * 2006-07-18 2012-10-31 富士通セミコンダクター株式会社 半導体装置及び半導体ウェーハ
US7696607B2 (en) * 2006-08-10 2010-04-13 Panasonic Corporation Semiconductor device
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US8102027B2 (en) 2007-08-21 2012-01-24 Broadcom Corporation IC package sacrificial structures for crack propagation confinement
JP5064157B2 (ja) * 2007-09-18 2012-10-31 新光電気工業株式会社 半導体装置の製造方法
KR100887479B1 (ko) * 2007-10-09 2009-03-10 주식회사 네패스 내균열성 반도체 패키지 및 그 제조 방법
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8866255B2 (en) * 2008-03-12 2014-10-21 Infineon Technologies Austria Ag Semiconductor device with staggered oxide-filled trenches at edge region
JP5324822B2 (ja) * 2008-05-26 2013-10-23 ラピスセミコンダクタ株式会社 半導体装置
US8334582B2 (en) 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
US7948060B2 (en) * 2008-07-01 2011-05-24 Xmos Limited Integrated circuit structure
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
KR101470530B1 (ko) * 2008-10-24 2014-12-08 삼성전자주식회사 일체화된 가드 링 패턴과 공정 모니터링 패턴을 포함하는 반도체 웨이퍼 및 반도체 소자
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
TWI470766B (zh) 2009-03-10 2015-01-21 Advanced Semiconductor Eng 晶片結構、晶圓結構以及晶片製程
CN101853819B (zh) * 2009-03-30 2012-02-15 日月光半导体制造股份有限公司 芯片制作工艺
US8283193B2 (en) * 2009-08-14 2012-10-09 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with sealring and method of manufacture thereof
JP5543754B2 (ja) * 2009-11-04 2014-07-09 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5532870B2 (ja) 2009-12-01 2014-06-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2011134893A (ja) * 2009-12-24 2011-07-07 Renesas Electronics Corp 半導体装置
JP5401301B2 (ja) * 2009-12-28 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
US8436472B2 (en) * 2010-02-09 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Corner stress release structure design for increasing circuit routing areas
US8283754B2 (en) * 2010-08-13 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with metal pad
JP5953974B2 (ja) * 2011-09-15 2016-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US8558350B2 (en) * 2011-10-14 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-metal capacitor structure
JP5834934B2 (ja) * 2012-01-17 2015-12-24 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US20130299947A1 (en) * 2012-05-14 2013-11-14 Freescale Semiconductor, Inc. Passivated test structures to enable saw singulation of wafer
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8530997B1 (en) * 2012-07-31 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Double seal ring
TWI514529B (zh) * 2013-07-01 2015-12-21 矽品精密工業股份有限公司 半導體封裝件及其製法與半導體結構暨半導體基板及其製法
CN104347596B (zh) * 2013-08-08 2017-02-08 中芯国际集成电路制造(上海)有限公司 芯片的密封环结构
KR102057030B1 (ko) * 2013-08-09 2019-12-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9761774B2 (en) * 2014-12-16 2017-09-12 Epistar Corporation Light-emitting element with protective cushioning
US9252047B2 (en) * 2014-01-23 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd Interconnect arrangement with stress-reducing structure and method of fabricating the same
US9299736B2 (en) 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
CN105448866B (zh) * 2014-08-20 2019-08-30 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其制作方法
EP3002786B1 (en) * 2014-10-03 2021-05-26 Sensirion AG Semiconductor chip
TWI555145B (zh) * 2014-12-31 2016-10-21 矽品精密工業股份有限公司 基板結構
CN105826251A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 切割方法
DE102015203393A1 (de) * 2015-02-25 2016-08-25 Infineon Technologies Ag Halbleiterelement und Verfahren zu Herstellen von diesem
US10366956B2 (en) 2015-06-10 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102411678B1 (ko) * 2015-07-28 2022-06-21 삼성전자주식회사 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
US10410975B1 (en) * 2015-09-04 2019-09-10 Microsemi Solutions (U.S.), Inc. Processed wafer of scalable electrical circuits, method for making same, and device comprising scaled electrical circuits
US10204870B2 (en) * 2016-04-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
JP2017208506A (ja) 2016-05-20 2017-11-24 東芝メモリ株式会社 半導体装置
CN105977226B (zh) * 2016-07-27 2019-07-23 上海华虹宏力半导体制造有限公司 密封环及防止芯片于切割时损伤的方法
CN108155155B (zh) * 2016-12-02 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107622985A (zh) * 2017-09-20 2018-01-23 维沃移动通信有限公司 一种PoP封装结构及其封装方法
CN110021562B (zh) * 2018-01-09 2020-11-17 中芯国际集成电路制造(上海)有限公司 半导体封装测试结构及形成方法、半导体封装结构
US10861782B2 (en) * 2018-08-21 2020-12-08 Micron Technology, Inc. Redistribution layers including reinforcement structures and related semiconductor device packages, systems and methods
CN111048470B (zh) * 2018-10-15 2023-05-16 华邦电子股份有限公司 半导体芯片的制造方法
CN111668163B (zh) * 2019-03-07 2021-12-07 世界先进积体电路股份有限公司 半导体结构
WO2020189560A1 (ja) * 2019-03-15 2020-09-24 株式会社村田製作所 モジュール
US10692786B1 (en) * 2019-03-28 2020-06-23 Vanguard International Semiconductor Corporation Semiconductor structures
CN109935552B (zh) * 2019-03-29 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2020170799A (ja) * 2019-04-04 2020-10-15 株式会社村田製作所 半導体チップ
US20210125910A1 (en) * 2019-10-25 2021-04-29 Nanya Technology Corporation Semiconductor structure
KR20210051401A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11764164B2 (en) * 2020-06-15 2023-09-19 Micron Technology, Inc. Semiconductor device and method of forming the same
US11887945B2 (en) * 2020-09-30 2024-01-30 Wolfspeed, Inc. Semiconductor device with isolation and/or protection structures
CN114512447A (zh) * 2020-10-28 2022-05-17 长鑫存储技术有限公司 半导体装置及其制作方法
US11769736B2 (en) 2021-04-14 2023-09-26 Micron Technology, Inc. Scribe structure for memory device
US11715704B2 (en) 2021-04-14 2023-08-01 Micron Technology, Inc. Scribe structure for memory device
US11600578B2 (en) 2021-04-22 2023-03-07 Micron Technology, Inc. Scribe structure for memory device
CN113594117B (zh) * 2021-07-28 2024-04-09 联合微电子中心有限责任公司 半导体器件及其制造方法
US20230036280A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Seal Ring Structure and Method of Fabricating the Same
KR20230031712A (ko) * 2021-08-27 2023-03-07 삼성전자주식회사 크랙 방지 구조를 포함한 반도체 소자

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172062A (ja) * 1994-12-16 1996-07-02 Oki Electric Ind Co Ltd 半導体ウエハ及び半導体ウエハの製造方法
JPH08236522A (ja) * 1995-02-27 1996-09-13 Oki Electric Ind Co Ltd 半導体チップ
JPH1074694A (ja) * 1996-06-21 1998-03-17 Hyundai Electron Ind Co Ltd 半導体素子製造用コンタクトマスク
JPH1098014A (ja) * 1996-09-05 1998-04-14 Internatl Business Mach Corp <Ibm> エネルギー解放クラック・ストッパおよびその作製方法
JPH10335333A (ja) * 1997-03-31 1998-12-18 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびに設計方法
JP2000150521A (ja) * 1998-11-13 2000-05-30 Motorola Inc 集積回路
JP2001267325A (ja) * 2000-02-10 2001-09-28 Internatl Business Mach Corp <Ibm> 低誘電率集積回路のクラック止めと酸素バリア
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2005260059A (ja) * 2004-03-12 2005-09-22 Renesas Technology Corp 半導体装置、半導体ウェハおよび半導体装置の製造方法
JP2006041244A (ja) * 2004-07-28 2006-02-09 Nec Electronics Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022791A (en) * 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US6521975B1 (en) 1999-05-20 2003-02-18 Texas Instruments Incorporated Scribe street seals in semiconductor devices and method of fabrication
JP2004521857A (ja) * 2000-06-29 2004-07-22 エミスフェアー・テクノロジーズ・インク 活性剤の送達のための化合物及び組成物
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US6943063B2 (en) * 2001-11-20 2005-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. RF seal ring structure
US6683329B2 (en) * 2002-02-28 2004-01-27 Oki Electric Industry Co., Ltd. Semiconductor device with slot above guard ring
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
WO2004097916A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法、半導体ウエハおよび半導体装置
JP4776195B2 (ja) * 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172062A (ja) * 1994-12-16 1996-07-02 Oki Electric Ind Co Ltd 半導体ウエハ及び半導体ウエハの製造方法
JPH08236522A (ja) * 1995-02-27 1996-09-13 Oki Electric Ind Co Ltd 半導体チップ
JPH1074694A (ja) * 1996-06-21 1998-03-17 Hyundai Electron Ind Co Ltd 半導体素子製造用コンタクトマスク
JPH1098014A (ja) * 1996-09-05 1998-04-14 Internatl Business Mach Corp <Ibm> エネルギー解放クラック・ストッパおよびその作製方法
JPH10335333A (ja) * 1997-03-31 1998-12-18 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびに設計方法
JP2000150521A (ja) * 1998-11-13 2000-05-30 Motorola Inc 集積回路
JP2001267325A (ja) * 2000-02-10 2001-09-28 Internatl Business Mach Corp <Ibm> 低誘電率集積回路のクラック止めと酸素バリア
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2005260059A (ja) * 2004-03-12 2005-09-22 Renesas Technology Corp 半導体装置、半導体ウェハおよび半導体装置の製造方法
JP2006041244A (ja) * 2004-07-28 2006-02-09 Nec Electronics Corp 半導体装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066716A (ja) * 2006-08-10 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置
US7737474B2 (en) 2006-12-27 2010-06-15 Oki Semiconductor Co., Ltd. Semiconductor device with seal ring having protruding portions
US9824981B2 (en) 2007-03-22 2017-11-21 Socionext Inc. Semiconductor device and method of producing semiconductor device
US10672720B2 (en) 2007-03-22 2020-06-02 Socionext Inc. Semiconductor device and method of producing semiconductor device
US10147687B2 (en) 2007-03-22 2018-12-04 Socionext Inc. Semiconductor device and method of producing semiconductor device
US8193614B2 (en) 2007-03-22 2012-06-05 Fujitsu Semiconductor Limited Semiconductor device, moisture-resistant frame, groove and method of producing semiconductor device
US9881878B2 (en) 2007-03-22 2018-01-30 Socionext Inc. Semiconductor device and method of producing semiconductor device
JP2010536174A (ja) * 2007-08-08 2010-11-25 フリースケール セミコンダクター インコーポレイテッド 半導体デバイスの応力緩和
JP2009076782A (ja) * 2007-09-21 2009-04-09 Sharp Corp 半導体基板、その製造方法、および半導体チップ
JPWO2009051163A1 (ja) * 2007-10-17 2011-03-03 日本電気株式会社 半導体装置およびその製造方法
WO2009051163A1 (ja) * 2007-10-17 2009-04-23 Nec Corporation 半導体装置およびその製造方法
JP2011222939A (ja) * 2010-03-24 2011-11-04 Fujitsu Semiconductor Ltd 半導体ウエハとその製造方法、及び半導体チップ
JP2012164702A (ja) * 2011-02-03 2012-08-30 Elpida Memory Inc 半導体装置
JP2013038317A (ja) * 2011-08-10 2013-02-21 Renesas Electronics Corp 半導体装置および基板
CN110621613A (zh) * 2017-05-18 2019-12-27 盛思锐股份公司 半导体芯片
JP2021086951A (ja) * 2019-11-28 2021-06-03 株式会社ソシオネクスト 半導体ウェハ及び半導体装置
JP7459490B2 (ja) 2019-11-28 2024-04-02 株式会社ソシオネクスト 半導体ウェハ及び半導体装置
JP2021141273A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体ウェハおよび半導体チップ
JP7443097B2 (ja) 2020-03-09 2024-03-05 キオクシア株式会社 半導体ウェハおよび半導体チップ
US12046514B2 (en) 2020-03-09 2024-07-23 Kioxia Corporation Semiconductor wafer and semiconductor chip
WO2022138238A1 (ja) * 2020-12-23 2022-06-30 三井金属鉱業株式会社 配線基板及びそのトリミング方法、並びに多層配線板
EP4270449A4 (en) * 2020-12-23 2024-07-10 Mitsui Mining & Smelting Co Ltd WIRING SUBSTRATE, METHOD FOR TRIMMING THE SAME, AND MULTILAYER CIRCUIT BOARD

Also Published As

Publication number Publication date
CN100477174C (zh) 2009-04-08
US20060076651A1 (en) 2006-04-13
US7417304B2 (en) 2008-08-26
US20080299708A1 (en) 2008-12-04
US20100314720A1 (en) 2010-12-16
US8035197B2 (en) 2011-10-11
CN1753169A (zh) 2006-03-29
JP4636839B2 (ja) 2011-02-23

Similar Documents

Publication Publication Date Title
JP4636839B2 (ja) 電子デバイス
JP5235378B2 (ja) 半導体装置
US9673154B2 (en) Semiconductor device
JP3962402B2 (ja) 半導体装置
JP5175066B2 (ja) 半導体装置
JP5334459B2 (ja) 半導体装置およびその製造方法
JP6061726B2 (ja) 半導体装置および半導体ウェハ
JP5448304B2 (ja) 半導体装置
JP5173525B2 (ja) 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法
US20070029641A1 (en) Semiconductor device
JP2009123733A (ja) 半導体装置及びその製造方法
KR20230031712A (ko) 크랙 방지 구조를 포함한 반도체 소자
JP2009218504A (ja) 半導体装置
JP5483772B2 (ja) 半導体装置
JP5726989B2 (ja) 半導体装置
JP4855973B2 (ja) 半導体装置およびその製造方法
JP5580458B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101122

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4636839

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees