JP2000150521A - 集積回路 - Google Patents

集積回路

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Abstract

(57)【要約】 【課題】 低誘電率の誘電体材料を用いた信頼性の高い
集積回路を提供する。 【解決手段】 本発明の一実施例では、導電性支持構造
（１１２）をレベル間誘電体層内に形成する。導電性支
持構造（１１２）は、集積回路のボンド・パッド領域
（１１１）内部に位置し、ヤング率が低いレベル間誘電
体層の部分に対する支持を与える。集積回路の素子領域
（１０９）内に金属相互接続部を形成するために用いる
のと同じプロセスを用いて、導電性支持構造（１１２）
を形成するが、素子領域（１０９）内部にある半導体素
子には電気的に結合しない。導電性支持構造（１１４）
は、スクライブ・ライン領域（１０４）内部にも形成
し、集積回路のこの領域内にあるレベル間誘電体層に対
する支持も与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に集積回路に関
し、特に、集積回路内部における導電性支持構造および
その形成方法に関するものである。
【０００２】
【従来の技術】半導体素子は、増々小型化が進みつつあ
る。このため、全体的な高密度化，および半導体素子上
に作成される相互接続数の増大を招き、このことが相互
接続の抵抗−容量（ＲＣ）結合に関して集積上の新たな
問題を生じている。
【０００３】相互接続部の寸法を小さくすると、その抵
抗値（Ｒ）が増大し、相互接続部間の間隔を狭めると、
それらの間の容量（Ｃ）が増大する。ＲＣ結合に起因す
る素子回路の伝搬遅延，クロストーク・ノイズ，および
電力消散は、素子の幾何学的形状が小さい程重大とな
る。特に、同一レベルにおける相互接続ライン間のＲＣ
結合は重大である。容量増大に伴う問題を克服する試み
の中で、半導体素子製造において一般に用いられている
従来のレベル間誘電体（ＩＬＤ：interlevel dielectri
c）膜に対する代替物として、低誘電率（ｌｏｗ−ｋ）
材料が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、低誘電
率の誘電体材料を平坦化する既存の手法には問題があ
る。特に、化学機械式研摩（ＣＭＰ：chemical-mechani
cal polishing）プロセスを用いる場合である。多くの
低誘電率の誘電体材料の構造は、機械的に弱い、即ち、
圧縮性であることがわかっている。ＣＭＰ処理の間に加
えられる水平方向および垂直方向の応力のために、低誘
電率の誘電体材料は、研磨プロセスによって変形したり
損傷を受けることが多い。この損傷の結果の１つが、粒
子や欠陥の発生であり、素子の歩留まりに悪影響を及ぼ
す。したがって、低誘電率の誘電体材料を平坦化する際
における前述の問題を克服する手法が望まれている。
【０００５】
【発明の実施の形態】図１に、本発明の一実施例による
集積回路構造の一部１０を示す。この集積回路構造は、
ボンド・パッド領域２０（周辺）およびスクライブ・ラ
イン領域(scribe line region) １８を有する半導体基
板１２，ならびに誘電体層１４から成る。
【０００６】一実施例では、半導体基板１２は単結晶シ
リコン基板である。あるいは、半導体基板１２は、絶縁
物上シリコン，サファイア上シリコン構造等とすること
も可能である。誘電体層１４を形成するには、高い弾性
率（ヤング率）を有する材料を用いる。材料の弾性率
は、その剛性(rigidity)即ち剛さ(stiffness)の指標と
なる。この明細書の目的上、高弾性率を有する材料と
は、約１５．００ギガパスカル（ＧＰａ）以上の弾性率
を有するあらゆる材料とする。一実施例では、誘電体層
１４はプラズマ堆積酸化物の層であり、テトラエトキシ
ラン（ＴＥＯＳ）をソース・ガスとして用いて形成し、
約５０ＧＰａ以上の弾性率を有する。あるいは、誘電体
層１４は、窒化シリコンの層、フォスフォシリケート・
ガラス（ＰＳＧ：phosphosilicate glass)の層，ボロフ
ォスフォシリケート・ガラス（ＢＰＳＧ：borophosphos
ilicate glass）の層，酸窒化シリコン層，熱酸化物
層，またはその組み合わせとすることも可能である。
【０００７】図２において、誘電体層１４上にエッチン
グ停止層２２を形成し、次いでエッチング停止層２２上
に誘電体層２４を形成する。更に、誘電体層２４上に研
磨停止層２６を形成する。
【０００８】一実施例では、エッチング停止層２２は、
酸窒化シリコンの層であり、従来のプラズマ堆積技術を
用いて形成する。あるいは、エッチング停止層２２は、
プラズマ堆積窒化シリコンの層，窒化硼素層，酸化シリ
コン等とすることも可能である。
【０００９】誘電体層２４は、弾性率（ヤング率）が低
い材料を用いて形成し、一実施例では、誘電体層２４は
低誘電率（ｌｏｗ−ｋ）物質である。この明細書の目的
上、低弾性率材料とは、ヤング率の測定値が約１５ＧＰ
ａ未満の材料を言い、ｌｏｗ−ｋ材料とは、誘電率が約
３．６未満の材料を言うことにする。一実施例では、誘
電体層２４は、約０．２ないし０．１ＧＰａの範囲のヤ
ング率および約１．８の誘電率を有する、ゼロゲル(xer
ogel)のような多孔性酸化物の層である。あるいは、誘
電体層２４は、アエロゲル，ポリイミド，パリレン，ビ
スシクロブテン，テフロンのようなフルオロカーボン，
ポリアリルエーテル系材料，スピン・オン・グラス，ポ
リシロキサン，シルセスキオクサン，炭素含有酸化シリ
コン等を含む、その他の誘電体材料を用いて形成するこ
とも可能である。加えて、前述の材料の組み合わせを用
いて誘電体層２４を形成することも可能である。弾性率
が１５．０未満の誘電体材料は、ヤング率の測定値が約
８０ＧＰａである二酸化シリコンと比較すると、機械的
に弱く、即ち、圧縮性である。その結果、続いて行われ
る処理の間、特に化学機械式研摩の間に加えられる水平
方向および垂直方向の応力のために、弾性率が低い誘電
体材料は、変形または損傷を生じやすい。
【００１０】一実施例では、研磨停止層２６は酸窒化シ
リコンの層である。あるいは、研磨停止層２６は、プラ
ズマ堆積窒化シリコンの層，窒化硼素層等とすることも
可能である。
【００１１】図３において、研磨停止層２６の一部，誘
電体層２４の一部およびエッチング停止層２２の一部を
除去し、開口２５を形成する。次いで、各開口２５内に
導電性部材２８を形成する。
【００１２】一実施例では、導電性部材２８は、窒化タ
ンタルおよび銅から成り、開口２５内部に窒化タンタル
の層を堆積し、次いで窒化タンタル層上に銅の層を形成
することによって形成する。次に、化学機械式研摩を用
いて銅層および窒化タンタル層の部分を除去することに
よって、導電性部材２８を形成する。この場合、導電性
部材２８は、窒化タンタル層の残りの部分および銅層の
残りの部分から成る。
【００１３】この特定実施例では、窒化タンタル層を堆
積する際に、従来のスパッタリング技法を用いる。銅層
を形成するには、最初に従来のスパッタリング技法を用
いて薄い銅の層を窒化タンタル層上にスパッタ堆積し、
次いでスパッタリングした銅層上に厚い銅層を電気めっ
きする。この特定実施例では、電気めっきした銅層は、
銅（Ｃｕ），硫酸銅（Ｃｕ2ＳＯ4），硫酸（Ｈ2Ｓ
Ｏ4），および塩酸（ＨＣｌ）からのような塩素イオン
から成るめっき溶液を用いて堆積することができる。加
えて、この特定実施例では、銅の電気めっきプロセスの
間、半導体基板の縁部付近において電流密度を変更し、
銅の電気めっき均一性を高める。これは、本願と同一譲
受人に譲渡された米国特許出願番号第０８／８５６，４
５９号に記載されている通りである。米国特許出願番号
第０８／８５６，４５９号の内容は、本願においても使
用可能である。
【００１４】次いで、化学機械式研摩プロセスによって
銅層および窒化タンタル層の部分を除去することができ
る。本願と同一譲受人に譲渡された米国特許出願番号第
０８／９５４，１９０号に記載されているように、化学
機械式研摩プロセスは、過酸化水素，クエン酸アンモニ
ウム，アルミナ，１，２，４−トリアゾル，および脱イ
オン水から成る研磨スラリを用いる。米国特許出願番号
第０８／９５４，１９０号の内容は、本願においても使
用可能である。
【００１５】あるいは、導電性部材２８は、チタン，タ
ングステン，アルミニウム，窒化タンタル，窒化タング
ステン，チタン・タングステン（ＴｉＷ），窒化タンタ
ル・シリコン，タンタル等のような、他の導電性材料を
用いても形成可能である。加えて、導電性部材２８は、
他の電気めっき技法，他の電気めっき溶液，研摩技法，
研摩スラリ，あるいは化学蒸着法または無電解堆積のよ
うな他の堆積技法を用いて形成することも可能である。
【００１６】導電性部材２８は、集積回路の素子領域内
に所与のレベルの導電性相互接続部が形成されるのと同
時に形成されるが、これらは素子領域内にある素子即ち
機能性回路素子（素子）や、スクライブ・ライン領域内
のテスト回路素子（検査構造）に電気的に接続されない
ことは認められよう。例えば、一実施例では、導電性部
材２８は、素子領域内に第１レベルの導電性相互接続部
を形成するのと同時に形成する。したがって、導電性部
材２８の形成は、マスキング工程やエッチング工程のよ
うな、追加の処理工程を必要としない。更に重要なの
は、続いて行われる処理の間、導電性部材２８がボンデ
ィング・パッド領域２０およびスクライブ・ライン領域
１８内にある誘電体層２４の周囲部分に対する支持を与
えることである。例えば、続いて行われる化学機械式研
摩プロセスの間、導電性部材２８は誘電体層２４の周囲
部分に対する支持を与える。これについて次に論ずる。
【００１７】誘電体層２４は弾性係数が低い材料を用い
て形成されるので、相互接続部が通常形成されない、ボ
ンド・パッド領域（２０）やスクライブ・ライン領域
（１８）のような誘電体層２４のエリアは、続いて行わ
れる化学機械式研摩プロセスにおいてこれらに圧縮力や
剪断力が加えられると、容易に圧縮や変形を来す虞れが
ある。しかしながら、これらのエリアに導電性部材２８
を配して誘電体層２４に安定性および支持を与えること
により、圧縮力や剪断力に対する抵抗力を高め、損傷を
被ることから防止する。例えば、化学機械式研摩プロセ
スを用いて素子領域内部に追加レベルの相互接続部を続
いて形成する場合、導電性部材２８はボンド・パッド領
域２０およびスクライブ・ライン領域１８内部にある誘
電体層２４の部分に対する支持を与える。更に具体的に
は、これらは、ボンド・パッド領域２０およびスクライ
ブ・ライン領域１８内部にある誘電体層２４に研磨プロ
セスによって生ずる圧縮および変形を最小に抑える。
【００１８】図４において、導電性部材２８上にパシベ
ーション層３０を形成する。次に、パシベーション層３
０上に誘電体層３２を形成する。誘電体層３２上に、エ
ッチング停止層３４を形成する。エッチング停止層３４
上に誘電体層３６を形成し、誘電体層３６上に研磨停止
層３８を形成する。
【００１９】一実施例では、パシベーション層３０は酸
窒化シリコンの層であり、従来からのプラズマ堆積技法
を用いて形成する。あるいは、パシベーション層３０
は、プラズマ堆積窒化シリコン層，窒化硼素層，ＴＥＯ
Ｓをソース・ガスとして用いて形成する二酸化シリコン
層等とすることも可能である。弾性率（ヤング率）が低
い材料を用いて、誘電体層３２を形成する。一実施例で
は、誘電体層３２は低誘電率（ｌｏｗ−ｋ）物質であ
る。一実施例では、誘電体層３２は、約０．２ないし
０．１ＧＰａのヤング率および約１．８の誘電率を有す
る、ゼロゲルのような多孔性酸化物の層である。あるい
は、誘電体層３２は、アエロゲル，ポリイミド，パリレ
ン，ビスシクロブテン，テフロンのようなフルオロカー
ボン，ポリアリルエーテル系材料，スピン・オン・グラ
ス，ポリシロキサン，シルセスキオクサン，炭素含有酸
化シリコン等を含む、その他の誘電体材料を用いて形成
することも可能である。加えて、前述の材料の組み合わ
せを用いて誘電体層３２を形成することも可能である。
【００２０】一実施例では、エッチング停止層３４は酸
窒化シリコンの層である。あるいは、エッチング停止層
３４は、プラズマ堆積窒化シリコン層，窒化硼素層等と
することも可能である。弾性率（ヤング率）が低い材料
を用いて、誘電体層３６を形成する。一実施例では、誘
電体層４８は、低誘電率（ｌｏｗ−ｋ）物質である。一
実施例では、誘電体層３６は、約０．２ないし０．１Ｇ
Ｐａの範囲のヤング率および約１．８の誘電率を有す
る、ゼロゲルのような多孔性酸化物の層である。あるい
は、誘電体層３６は、アエロゲル，ポリイミド，パリレ
ン，ビスシクロブテン，テフロンのようなフルオロカー
ボン，ポリアリルエーテル系材料，スピン・オン・グラ
ス，ポリシロキサン，シルセスキオクサン，炭素含有酸
化シリコン等を含む、その他の誘電体材料を用いて形成
することも可能である。加えて、前述の材料の組み合わ
せを用いて誘電体層３６を形成することも可能である。
【００２１】一実施例では、研磨停止層３８は酸窒化シ
リコンの層である。あるいは、研磨停止層３８は、プラ
ズマ堆積窒化シリコンの層，窒化硼素層等とすることも
可能である。
【００２２】図５において、研磨停止層３８の一部，誘
電体層３６の一部，エッチング停止層３４の一部，誘電
体層３２の一部およびパシベーション層３０の一部を除
去し、開口３９を形成する。次に、既に図３において説
明したように、各開口３９内に導電性部材４０を形成す
る。各導電性部材４０は、下地の導電性部材２８と接触
し、下地の導電性部材２８と電気的に短絡する。
【００２３】導電性部材４０は、集積回路の素子領域内
に所与のレベルの導電性相互接続部が形成されるのと同
時に形成されるが、これらは素子領域内にある素子即ち
機能性回路素子や、スクライブ・ライン領域内の検査可
能回路素子（検査構造）に電気的に接続されないことは
認められよう。例えば、一実施例では、導電性部材４０
は、素子領域内に第２レベルの導電性相互接続部を形成
するのと同時に形成する。したがって、導電性部材４０
の形成は、マスキング工程やエッチング工程のような、
追加の処理工程を必要としない。更に重要なのは、導電
性部材４０が、続いて行われる処理の間、ボンディング
・パッド領域２０およびスクライブ・ライン領域１８内
にある誘電体層３２および誘電体層３６の周囲部分に対
する支持を与えることである。例えば、続いて行われる
化学機械式研摩プロセスの間である。これについて次に
論ずる。
【００２４】誘電体層３２および誘電体層３６は、弾性
係数が低い材料を用いて形成されるので、相互接続部が
通常形成されない、ボンド・パッド領域（２０）やスク
ライブ・ライン領域（１８）のような誘電体層３２，３
６のエリアは、続いて行われる化学機械式研摩プロセス
においてこれらに圧縮力や剪断力が加えられると、容易
に圧縮や変形を来す虞れがある。しかしながら、これら
のエリアに導電性部材４０を配することによって、誘電
体層３２および誘電体層３６に安定性および支持を与え
ることにより、圧縮力や剪断力に対する抵抗力を高め、
損傷を被ることから防止する。例えば、化学機械式研摩
プロセスを用いて素子領域内部に追加レベルの相互接続
部を続いて形成する場合、導電性部材４０は、ボンド・
パッド領域２０およびスクライブ・ライン領域１８内部
にある誘電体層３２および誘電体層３６の部分に対する
支持および安定性を与える。更に具体的には、これら
は、ボンド・パッド領域２０およびスクライブ・ライン
領域１８内部にある誘電体層３２および誘電体層３６に
研磨プロセスによって生ずる圧縮および変形を最小に抑
える。
【００２５】図６において、導電性部材４０上にパシベ
ーション層４２を形成する。次に、パシベーション層４
２上に誘電体層４４を形成する。誘電体層４４上に、エ
ッチング停止層４６を形成する。エッチング停止層４６
上に誘電体層４８を形成し、更に、誘電体層４８上に研
磨停止層５０を形成する。
【００２６】一実施例では、パシベーション層４２は酸
窒化シリコンの層であり、従来からのプラズマ堆積技法
を用いて形成する。あるいは、パシベーション層４２
は、プラズマ堆積窒化シリコン層，窒化硼素層等とする
ことも可能である。弾性率（ヤング率）が低い材料を用
いて、誘電体層４４を形成する。一実施例では、誘電体
層４４は低誘電率（ｌｏｗ−ｋ）物質である。一実施例
では、誘電体層４４は、約０．２ないし０．１ＧＰａの
ヤング率および約１．８の誘電率を有する、ゼロゲルの
ような多孔性酸化物の層である。あるいは、誘電体層４
４は、アエロゲル，ポリイミド，パリレン，ビスシクロ
ブテン，テフロンのようなフルオロカーボン，ポリアリ
ルエーテル系材料，スピン・オン・グラス，ポリシロキ
サン，シルセスキオクサン，炭素含有酸化シリコン等を
含む、その他の誘電体材料を用いて形成することも可能
である。加えて、前述の材料の組み合わせを用いて誘電
体層４４を形成することも可能である。一実施例では、
エッチング停止層４６は、酸窒化シリコンの層である。
あるいは、エッチング停止層４６は、プラズマ堆積窒化
シリコン層，窒化硼素層等とすることも可能である。
【００２７】弾性率（ヤング率）が低い材料を用いて、
誘電体層４８を形成する。一実施例では、誘電体層４８
は低誘電率（ｌｏｗ−ｋ）物質である。一実施例では、
誘電体層４８は、約０．２ないし０．１ＧＰａのヤング
率および約１．８の誘電率を有する、ゼロゲルのような
多孔性酸化物の層である。あるいは、誘電体層４８は、
アエロゲル，ポリイミド，パリレン，ビスシクロブテ
ン，テフロンのようなフルオロカーボン，ポリアリルエ
ーテル系材料，スピン・オン・グラス，ポリシロキサ
ン，シルセスキオクサン，炭素含有酸化シリコン等を含
む、その他の誘電体材料を用いて形成することも可能で
ある。加えて、前述の材料の組み合わせを用いて誘電体
層４８を形成することも可能である。一実施例では、研
磨停止層５０は、酸窒化シリコンの層である。あるい
は、研磨停止層５０は、プラズマ堆積窒化シリコンの
層，窒化硼素層等とすることも可能である。
【００２８】研磨停止層５０の一部，誘電体層４８の一
部，エッチング停止層４６の一部，誘電体層４４の一部
およびパシベーション層４２の一部を除去し、開口４９
を形成する。次に、既に図５において各開口３９内部に
導電性部材４０を形成する際に説明したように、各開口
４９内に導電性部材５２を形成する。導電性部材５２，
導電性部材４０，および導電性部材２８の組み合わせ
は、導電性支持構造５４を形成する。図６に示すよう
に、導電性部材５２は、下地の導電性部材４０と接触し
電気的に短絡する。
【００２９】導電性部材５２は、集積回路の素子領域内
に所与のレベルの導電性相互接続部が形成されるのと同
時に形成されるが、これらは素子領域内にある素子即ち
機能性回路素子や、スクライブ・ライン領域内の検査可
能回路素子（検査構造）に電気的に接続されないことは
認められよう。例えば、一実施例では、導電性部材５２
は、素子領域内に第３レベルの導電性相互接続部を形成
するのと同時に形成する。したがって、導電性部材５２
の形成は、追加のマスキング工程やエッチング工程のよ
うな、追加の処理工程を必要としない。更に重要なの
は、続いて行われる処理の間、導電性部材４０について
既に論じたように、導電性部材５２がボンディング・パ
ッド領域２０およびスクライブ・ライン領域１８内にあ
る誘電体層４４および誘電体層４８の周囲部分に対する
支持を与えることである。
【００３０】更に、導電性支持構造５４は、ボンド・パ
ッド領域（２０）およびスクライブ・ライン領域（１
８）のような、相互接続構造の密度が比較的低いｌｏｗ
−ｋ誘電体層の領域に対する支持を与える。例えば、図
６では、各導電性支持構造５４は、誘電体層４８，誘電
体層４４，誘電体層３６，誘電体層３２，および誘電体
層２４を貫通し、こうしてその各々がこれらの誘電体層
に対する支持を与える。
【００３１】図７において、次に、導電性支持構造５４
上にパシベーション層６５を形成し、パシベーション層
６５上に誘電体層６６を形成する。一実施例では、パシ
ベーション層６５は酸窒化シリコンの層であり、従来の
プラズマ堆積技法を用いて形成する。あるいは、パシベ
ーション層６５は、プラズマ堆積窒化シリコンの層，窒
化硼素層等とすることも可能である。一実施例では、誘
電体層６６は、ＴＥＯＳをソース・ガスとして用いて形
成する、プラズマ堆積酸化物の層である。あるいは、誘
電体層６６は、窒化シリコンの層，ＰＳＧの層，ＢＰＳ
Ｇの層，酸窒化シリコン層，弗化酸化物，ＳＯＧ材料，
またはその組み合わせとすることも可能である。誘電体
層６６上に導電性ボンディング・パッド９０を形成す
る。集積回路の素子領域内にある半導体素子（図示せ
ず）に導電性ボンディング・パッド９０を電気的に接続
する。一実施例では、導電性ボンディング・パッド９０
を形成するには、アルミニウム，アルミニウム−シリコ
ン，アルミニウム−銅，アルミニウム−シリコン−銅等
のような、アルミニウムを含む導電層を堆積し、次いで
従来の技法を用いてこの導電層にパターニングおよびエ
ッチングを行う。あるいは、導電性ボンド・パッド９０
は、銅，タングステン，チタン等のような、その他の導
電性材料を用いて形成することも可能である。誘電体層
６６および導電性ボンディング・パッド９０上にパシベ
ーション層９２を形成する。次に、パシベーション層９
２にパターニングおよびエッチングを行い、ボンド・パ
ッド開口９４を規定する。一実施例では、パシベーショ
ン層９２はプラズマ堆積窒化シリコンの層である。ある
いは、パシベーション層９２は、ＰＳＧの層，ＳＯＧ
層，酸窒化シリコン層，またはその組み合わせとするこ
とも可能である。
【００３２】図８に、本発明の代替実施例による集積回
路構造の一部７５を示す。図８において、導電性支持構
造４１は、図５の導電性部材４０および導電性部材２８
から成る。図５の集積回路構造を形成した後、導電性支
持構造４１上にパシベーション層７６を形成する。次
に、パシベーション層７６上に、誘電体層層７８を形成
する。次に、誘電体層７８上に、エッチング停止層８０
を形成する。エッチング停止層８０上に誘電体層８２を
形成し、更に誘電体層８２上に研磨停止層８４を形成す
る。
【００３３】一実施例では、パシベーション層７６は酸
窒化シリコンの層であり、従来のプラズマ堆積技法を用
いて形成する。あるいは、パシベーション層７６は、プ
ラズマ堆積窒化シリコンの層，窒化硼素層等とすること
も可能である。弾性率（ヤング率）が高い材料を用い
て、誘電体層７８を形成する。一実施例では、誘電体層
７８は、プラズマ堆積酸化物の層であり、テトラエトキ
シラン（ＴＥＯＳ）をソース・ガスとして用いて形成
し、約５０ＧＰａ以上の弾性率を有する。あるいは、誘
電体層７８は、窒化シリコンの層，フォスフォシリケー
ト・ガラス（ＰＳＧ）の層，ボロフォスフォシリケート
・ガラス（ＢＰＳＧ）の層，酸窒化シリコン層，弗化プ
ラズマ酸化物の層，またはその組み合わせとすることも
可能である。
【００３４】一実施例では、エッチング停止層８０は酸
窒化シリコンの層である。あるいは、エッチング停止層
８０は、プラズマ堆積窒化シリコンの層，窒化硼素層，
ＳＯＧ材料等とすることも可能である。弾性率（ヤング
率）が高い材料を用いて、誘電体層８２を形成する。一
実施例では、誘電体層８２は、プラズマ堆積酸化物の層
であり、テトラエトキシラン（ＴＥＯＳ）をソース・ガ
スとして用いて形成し、約５０ＧＰａ以上の弾性率を有
する。あるいは、誘電体層８２は、窒化シリコンの層，
フォスフォシリケート・ガラス（ＰＳＧ）の層，ボロフ
ォスフォシリケート・ガラス（ＢＰＳＧ）の層，酸窒化
シリコン層，弗化プラズマ酸化物の層，またはその組み
合わせとすることも可能である。
【００３５】一実施例では、研磨停止層８４は、酸窒化
シリコンの層である。あるいは、研磨停止層８４は、プ
ラズマ堆積窒化シリコンの層，窒化硼素層等とすること
も可能である。
【００３６】次に、研磨停止層８４上にパシベーション
層８５を形成し、更にパシベーション層８５上に誘電体
層８６を形成する。一実施例では、パシベーション層８
５は、酸窒化シリコンの層であり、従来のプラズマ堆積
技法を用いて形成する。あるいは、パシベーション層８
５は、プラズマ堆積窒化シリコン，窒化硼素層等とする
ことも可能である。一実施例では、誘電体層８６は、Ｔ
ＥＯＳをソース・ガスとして用いて形成する、プラズマ
堆積酸化物の層である。あるいは、誘電体層８６は、窒
化シリコンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧ
層，酸窒化シリコン層，またはその組み合わせとするこ
とも可能である。次いで、導電性ボンディング・パッド
８８を誘電体層８６上に形成する。集積回路の素子領域
内にある半導体素子（図示せず）に、導電性ボンディン
グ・パッド８８を電気的に接続する。一実施例では、導
電性ボンディング・パッド８８を形成するには、アルミ
ニウム，アルミニウム−シリコン，アルミニウム−銅，
アルミニウム−シリコン−銅等のような、アルミニウム
を含む導電層を堆積し、次いで従来のエッチング技法を
用いてこの導電層にパターニングを行う。あるいは、導
電性ボンド・パッド８８は、銅，タングステン，チタン
等のような、その他の導電性材料を用いて形成すること
も可能である。誘電体層８６および導電性ボンディング
・パッド８８上にパシベーション層８９を形成し、次い
でパシベーション層８９にパターニングを行い、ボンド
・パッド開口９１を形成する。一実施例では、パシベー
ション層８９はプラズマ堆積窒化シリコンの層である。
あるいは、パシベーション層８９は、ＰＳＧの層，ＳＯ
Ｇ層，酸窒化シリコン層，またはその組み合わせとする
ことも可能である。
【００３７】本発明のこの実施例では、導電性支持構造
４１はヤング率が低い材料を用いて形成されているの
で、誘電体層７８および誘電体層８２を貫通する必要が
ないことが認められよう。したがって、これらの誘電体
層は、続いて行われる処理の間、支持されたりあるいは
安定化される必要がない。加えて、本発明では、図８に
示すような集積回路の構造を製造する際に、低ヤング率
および高ヤング率双方の誘電体層の使用が可能であるこ
とも認められよう。即ち、本発明では、ヤング率が低い
１つ以上の誘電体層を、ヤング率が高い他の２つの誘電
体層の間に配することが可能である。例えば、図８にお
いて、ヤング率が低い誘電体層３６，誘電体層３２およ
び誘電体層２４が、ヤング率が高い誘電体層１４と誘電
体層８２との間に配されている。
【００３８】図９に、本発明の一実施例による集積回路
構造の一部１００のトップ・ダウン図(top down view)
を示す。集積回路構造１００は、第１集積回路ダイ１０
２，第２集積回路ダイ１０３，およびスクライブ・ライ
ン領域１０４から成る。スクライブ・ライン領域１０４
は、第１集積回路ダイ１０２と第２集積回路ダイ１０３
との間に位置し、導電性支持構造１１４，整合キー１０
５，および検査構造１１５から成る。第１集積回路ダイ
１０２は、エッジ・シール領域(edge seal region)１０
６，素子領域１０９，導電性ボンド・パッド１１０，ボ
ンド・パッド領域１１１，および導電性支持構造１１２
から成る。第２集積回路ダイ１０３は、エッジ・シール
領域１０８，素子領域１１６，導電性ボンド・パッド１
１８，ボンド・パッド領域１２０，および導電性支持構
造１２２から成る。図９に示すように、導電性支持構造
１１２は、ボンド・パッド領域１１１内部に位置する。
導電性支持構造１１２は、導電性ボンド・パッド１１０
の外周の外側に位置し、導電性ボンド・パッド１１０と
エッジ・シール領域１０６との間にある。加えて、導電
性支持構造１１２は、素子領域１０９と導電性ボンド・
パッド１１０との間にある。同様に、第２集積回路ダイ
１０３上では、導電性支持構造１２２がボンド・パッド
領域１２０内部に位置する。導電性支持構造１２２は、
導電性ボンド・パッド１１８の外周の外側に位置し、導
電性ボンド・パッド１１８とエッジ・シール領域１０８
との間にある。加えて、導電性支持構造１２２は、素子
領域１１６と導電性ボンド・パッド１８との間にある。
【００３９】本発明によれば、低誘電率の誘電体材料を
用いて半導体素子を信頼性高く製造することを可能にす
る集積回路構造および方法が提供されたことは明白であ
る。これまで具体的な実施例を参照しながら本発明を説
明しかつ例示したが、本発明はこれらの例示実施例に限
定されることを意図する訳ではない。本発明の精神およ
び範囲から逸脱することなく、変更や変形も可能である
ことを当業者は認めよう。例えば、本発明の導電性支持
構造は、図７および図８に示すような、デュアル・イン
レイドおよびシングル・インレイド金属処理の組み合わ
せを用いる代わりに、単一のインレイド金属処理のみを
用いても形成可能である。したがって、本発明は、その
ような全ての変形および変更も包含することを意図する
ものである。
【００４０】尚、図面における素子は、簡略化および明
確化して図示されており、必ずしも同一の拡縮率で描か
れている訳ではないことを、当業者は認めよう。例え
ば、図面における素子の中には、本発明の実施例（群）
の理解を高めるのに役立てようとするために、他の素子
に対して誇張されているものがある。
【図面の簡単な説明】
【図１】本発明の一実施例によるプロセス工程を示す断
面図。
【図２】本発明の一実施例によるプロセス工程を示す断
面図。
【図３】本発明の一実施例によるプロセス工程を示す断
面図。
【図４】本発明の一実施例によるプロセス工程を示す断
面図。
【図５】本発明の一実施例によるプロセス工程を示す断
面図。
【図６】本発明の一実施例によるプロセス工程を示す断
面図。
【図７】本発明の一実施例によるプロセス工程を示す断
面図。
【図８】本発明の代替実施例によるプロセス工程を示す
断面図。
【図９】本発明の一実施例による集積回路の一部を示す
トップ・ダウン図。
【符号の説明】
１０ 集積回路構造の一部 １２ 半導体基板 １４ 誘電体層 １８ スクライブ・ライン領域 ２０ ボンド・パッド領域 ２２ エッチング停止層 ２４ 誘電体層 ２５ 開口 ２６ 研磨停止層 ２８ 導電性部材 ３０ パシベーション層 ３２ 誘電体層 ３４ エッチング停止層 ３６ 誘電体層 ３８ 研磨停止層 ３９ 開口 ４０ 導電性部材 ４１ 導電性支持構造 ４２ パシベーション層 ４４ 誘電体層 ４６ エッチング停止層 ４８ 誘電体層 ５０ 研磨停止層 ５２ 導電性部材 ５４ 導電性支持構造 ６５ パシベーション層 ６６ 誘電体層 ７５ 集積回路構造の一部 ７６ パシベーション層 ７８ 誘電体層層 ８０ エッチング停止層 ８２ 誘電体層 ８４ 研磨停止層 ８５ パシベーション層 ８６ 誘電体層 ８８ 導電性ボンディング・パッド ８９ パシベーション層 ９０ 導電性ボンディング・パッド ９１，９４ ボンド・パッド開口 １００ 集積回路構造の一部 １０２ 第１集積回路ダイ １０３ 第２集積回路ダイ １０４ スクライブ・ライン領域 １０５ 整合キー １０６，１０８ エッジ・シール領域 １０９ 素子領域 １１０ 導電性ボンド・パッド １１１ ボンド・パッド領域 １１２，１１４ 導電性支持構造 １１５ 検査構造 １１６ 素子領域 １１８ 導電性ボンド・パッド １２０ ボンド・パッド領域 １２２ 導電性支持構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キャスリーン・シー・ユ アメリカ合衆国テキサス州オースチン、ア パート2103、シェファード・マウンテン・ コーブ6000 (72)発明者 ジャノス・ファーカス アメリカ合衆国テキサス州オースチン、フ ァームデール・レーン6315

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】集積回路であって：半導体基板（１２）で
    あって、素子領域（１０９）およびボンド・パッド領域
    （１１１）を有する半導体基板（１２）；前記ボンド・
    パッド領域（１１１）上の第１誘電体層（２４，３２，
    ３６，４４，４８）であって、約１５．０ギガパスカル
    未満のヤング率を有する第１誘電体層（２４，３２，３
    ６，４４，４８）；前記ボンド・パッド領域（１１１）
    内に位置し、前記第１誘電体層（２４，３２，３６，４
    ４，４８）上にある第１導電性ボンド・パッド（９０，
    ８８）であって、外周を有する第１導電性ボンド・パッ
    ド（９０，８８）；および前記ボンド・パッド領域（１
    １１）内にあり、前記第１誘電体層（２４，３２，３
    ６，４４，４８）を介して延在する複数の第１導電性支
    持構造（２８，４０，５２）であって、前記第１導電性
    ボンド・パッド（９０，８８）の外周の外側に位置し、
    前記第１導電性ボンド・パッド（９０，８８）から電気
    的に絶縁されている複数の第１導電性支持構造（２８，
    ４０，５２）；から成ることを特徴とする集積回路。
  2. 【請求項２】集積回路であって：基板（１２）；前記基
    板（１２）上の誘電体層であって、約１５．０ギガパス
    カル未満のヤング率を有する誘電体層；および前記誘電
    体層を介して延在する導電性支持構造（２８，４０，５
    ２）であって、機能性回路素子および検査可能回路素子
    の群のいずれか１つが存在する場合、該機能性回路素子
    および検査可能回路素子の群のいずれからも電気的に絶
    縁されている導電性支持構造（２８，４０，５２）；か
    ら成ることを特徴とする集積回路。
  3. 【請求項３】集積回路であって：基板（１２）；前記基
    板（１２）上の誘電体層（２４，３２，３６，４４，４
    ８）であって、約３．６未満の誘電率を有する誘電体層
    （２４，３２，３６，４４，４８）；および前記誘電体
    層（２４，３２，３６，４４，４８）を介して延在する
    導電性支持構造（２８，４０，５２）であって、機能性
    回路素子および検査可能回路素子の群のいずれか１つが
    存在する場合、該機能性回路素子および検査可能回路素
    子の群のいずれからも電気的に絶縁されている導電性支
    持構造（２８，４０，５２）；から成ることを特徴とす
    る集積回路。
  4. 【請求項４】集積回路であって：半導体基板（１２）で
    あって、スクライブ・ライン領域（１０４）を有する半
    導体基板（１２）；前記スクライブ・ライン領域（１０
    ４）上にある誘電体層（２４，３２，３６，４４，４
    ８）；および前記スクライブ・ライン領域（１０４）内
    にあり、前記誘電体層（２４，３２，３６，４４，４
    ８）を介して延在する複数の導電性支持構造（２８，４
    ０，５２）であって、検査可能回路素子から電気的に絶
    縁されている複数の導電性支持構造（２８，４０，５
    ２）；から成ることを特徴とする集積回路。
  5. 【請求項５】集積回路であって：半導体基板（１２）で
    あって、素子領域およびボンド・パッド領域（１１１）
    を有する半導体基板（１２）；前記ボンド・パッド領域
    （１１１）上にある第１誘電体層（２４，３２，３６，
    ４４，４８）；前記ボンド・パッド領域（１１１）内に
    位置し、前記第１誘電体層（２４，３２，３６，４４，
    ４８）上にある第１導電性ボンド・パッド（９０，８
    ８）であって、外周を有する第１導電性ボンド・パッド
    （９０，８８）；および前記ボンド・パッド領域（１１
    １）内にあり、前記第１誘電体層（２４，３２，３６，
    ４４，４８）を介して延在する複数の第１導電性支持構
    造（２８，４０，５２）であって、前記第１導電性ボン
    ド・パッド（９０，８８）の下側に位置し、前記第１導
    電性ボンド・パッド（９０，８８）から電気的に絶縁さ
    れている複数の第１導電性支持構造（２８，４０，５
    ２）；から成ることを特徴とする集積回路。
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