JPS63283040A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63283040A JPS63283040A JP62116727A JP11672787A JPS63283040A JP S63283040 A JPS63283040 A JP S63283040A JP 62116727 A JP62116727 A JP 62116727A JP 11672787 A JP11672787 A JP 11672787A JP S63283040 A JPS63283040 A JP S63283040A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating layer
- bonding
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 47
- 239000011229 interlayer Substances 0.000 abstract description 11
- 238000000034 method Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4845—Details of ball bonds
- H01L2224/48451—Shape
- H01L2224/48453—Shape of the interface with the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48624—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85203—Thermocompression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Bipolar Transistors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、多層配線′WJ造の半導体装置に関するもの
で、特にホンディング領域直下に介在する層間絶縁層の
クラック防止に使用されるものである。
で、特にホンディング領域直下に介在する層間絶縁層の
クラック防止に使用されるものである。
(従来の技術)
従来出力容量特性の低減、高出力化等の要求により電極
を多層化し、能動領域の有効活用を図ると共に、横方向
の電極抵抗を減少し、動作効率の向上を計った多層配線
構造の半導体装置が開発されている。 電極材料として
はアルミニウム又はアルミニウム合金等から成る比較的
低融点材料のものか使用されている。
を多層化し、能動領域の有効活用を図ると共に、横方向
の電極抵抗を減少し、動作効率の向上を計った多層配線
構造の半導体装置が開発されている。 電極材料として
はアルミニウム又はアルミニウム合金等から成る比較的
低融点材料のものか使用されている。
第3図はこのような半導体装置の一例である。
この半導体装置をバイポーラトランジスタとすると、符
号1はN型半導体基板で、コレクタ領域である。 基板
1の所定領域にはP型のベース領域2が形成されている
。 ベース領域2内にはN型のエミッタ領域3が形成さ
れている。 基板1の主面には、厚さ0.5〜1.0μ
mの第1絶縁層4が形成され、第1絶縁層4の所定領域
にはベース領域2及びエミッタ領域3のそれぞれに通じ
る第1コンタクトホール5か開口される。 第1絶縁層
4上には厚さ0.5〜1.5μmのベース第1電極パタ
ーン6a及びエミッタ第1電極パターン6bが積層され
、その一部分は第1コンタクトホール5を充填してベー
ス領域2及びエミッタ領域3にそれぞれオーム接触をす
るベース第1コンタクト領域5a及びエミッタ第1コン
タクト領域5bを形成する。 ベース及びエミッタの第
1電極パターン6a 、6b及び第1絶縁層4上には、
SiO2膜又はSi3N、膜から成る厚さ1〜4μmの
第2絶縁層7が例えは減圧CVD (Chellica
l Vapour Deposition )法にて積
層されている。 第2絶縁層7には第1電極パターン6
a及び6bにそれぞれ通する第2コンタクトホール8が
開口されている。 第2絶縁層7上には厚さ2〜5μm
のベース第2電極パターン9a及びエミッタ第2電極パ
ターン9bが積層され、その一部分は第2コンタクトホ
ール8を充填して第1電極パターン6a 、6bに接続
するベース第2コンタクト領域8a及びエミッタ第2コ
ンタクト領域8bを形成する。 又第2電極パターンの
他の一部分はそれぞれ外部接続線(ボンディングワイヤ
)10a及び10bを固着するベースボンディング領域
11a及びエミッタボンディング領域11bを形成する
。 第2絶縁N7と、ボンディング領域部分を除く第2
電極パターン9a 、9bとを覆うようにパッシベーシ
ョン膜12が形成されている。
号1はN型半導体基板で、コレクタ領域である。 基板
1の所定領域にはP型のベース領域2が形成されている
。 ベース領域2内にはN型のエミッタ領域3が形成さ
れている。 基板1の主面には、厚さ0.5〜1.0μ
mの第1絶縁層4が形成され、第1絶縁層4の所定領域
にはベース領域2及びエミッタ領域3のそれぞれに通じ
る第1コンタクトホール5か開口される。 第1絶縁層
4上には厚さ0.5〜1.5μmのベース第1電極パタ
ーン6a及びエミッタ第1電極パターン6bが積層され
、その一部分は第1コンタクトホール5を充填してベー
ス領域2及びエミッタ領域3にそれぞれオーム接触をす
るベース第1コンタクト領域5a及びエミッタ第1コン
タクト領域5bを形成する。 ベース及びエミッタの第
1電極パターン6a 、6b及び第1絶縁層4上には、
SiO2膜又はSi3N、膜から成る厚さ1〜4μmの
第2絶縁層7が例えは減圧CVD (Chellica
l Vapour Deposition )法にて積
層されている。 第2絶縁層7には第1電極パターン6
a及び6bにそれぞれ通する第2コンタクトホール8が
開口されている。 第2絶縁層7上には厚さ2〜5μm
のベース第2電極パターン9a及びエミッタ第2電極パ
ターン9bが積層され、その一部分は第2コンタクトホ
ール8を充填して第1電極パターン6a 、6bに接続
するベース第2コンタクト領域8a及びエミッタ第2コ
ンタクト領域8bを形成する。 又第2電極パターンの
他の一部分はそれぞれ外部接続線(ボンディングワイヤ
)10a及び10bを固着するベースボンディング領域
11a及びエミッタボンディング領域11bを形成する
。 第2絶縁N7と、ボンディング領域部分を除く第2
電極パターン9a 、9bとを覆うようにパッシベーシ
ョン膜12が形成されている。
第4図は、第3図の破線で示すA部の拡大断面図である
。
。
このように構成された半導体装置では、例えはベースボ
ンディング領域11a上に外部接続線10aを熱圧着法
により接続する際の圧力によって第2絶縁層7の段差部
13に大きなストレスか加わり、段差部13にクラック
が発生し易く、著しい場合は絶縁層7の破壊を招く。
このようなりラックは電気的な初期検査にて発見するこ
とが器しく、半導体装置の信頼性を著しく低下する問題
点となっている。
ンディング領域11a上に外部接続線10aを熱圧着法
により接続する際の圧力によって第2絶縁層7の段差部
13に大きなストレスか加わり、段差部13にクラック
が発生し易く、著しい場合は絶縁層7の破壊を招く。
このようなりラックは電気的な初期検査にて発見するこ
とが器しく、半導体装置の信頼性を著しく低下する問題
点となっている。
(発明か解決しようとする問題点)
前述のように従来の多層配線構造の半導体装置では、多
層配線構造の上層のホンディング領域面直下に介在する
絶縁層の段差部近傍がボンディング時の圧力によりクラ
ック等が発生し易く、多層配線′WJ造の層間絶縁性低
下の原因となっている。
層配線構造の上層のホンディング領域面直下に介在する
絶縁層の段差部近傍がボンディング時の圧力によりクラ
ック等が発生し易く、多層配線′WJ造の層間絶縁性低
下の原因となっている。
本発明の目的は、多層配線構造における層間絶縁不良を
防止し、信頼性の向上を計った半導体装置を提供するも
のである。
防止し、信頼性の向上を計った半導体装置を提供するも
のである。
[発明の構成]
(問題点を解決するための手段と作用)本発明は、半導
体基板の所定領域に設けられた能動領域と、該能動領域
を含む半導体基板の主面を覆うように形成された多層配
線構造と、該多層配線構造上層の電極パターンに含まれ
るポンディング領域と、該ボンディング領域の下面から
基板主面にほぼ垂直に絶縁層を貫通して能動領域に達す
る導電性コンタクト領域とを具備することを特徴とする
半導体装置である。 基板主面に接する側から第1絶縁
層、第1電極パターン、第2絶縁層及びホンディング領
域を含む第2電極パターンの順に積層された2層配線構
造のバイポーラトランジスタを一例とし、第1図及び第
2図を用い以下説明する。 N型半導体基板31の能動
領域32.33を含む基板主面を覆うように、第1絶縁
層34.第1電極パターン36a 、36b 、第2絶
縁層37及び第2電極パターン39a。
体基板の所定領域に設けられた能動領域と、該能動領域
を含む半導体基板の主面を覆うように形成された多層配
線構造と、該多層配線構造上層の電極パターンに含まれ
るポンディング領域と、該ボンディング領域の下面から
基板主面にほぼ垂直に絶縁層を貫通して能動領域に達す
る導電性コンタクト領域とを具備することを特徴とする
半導体装置である。 基板主面に接する側から第1絶縁
層、第1電極パターン、第2絶縁層及びホンディング領
域を含む第2電極パターンの順に積層された2層配線構
造のバイポーラトランジスタを一例とし、第1図及び第
2図を用い以下説明する。 N型半導体基板31の能動
領域32.33を含む基板主面を覆うように、第1絶縁
層34.第1電極パターン36a 、36b 、第2絶
縁層37及び第2電極パターン39a。
39bから成る多層配線m遺か形成されている。
ベース第2電極パターン39a (又はエミッタ第2電
極パターン39b)のボンディング領41a(又は41
b)の下面から基板主面にほぼ垂直に第2絶縁層37及
び第1絶縁層34を貫通して能動領域32(又は33)
に達する導電性(例えばAI)コンタクト領域38a
、35a (又は38b 、35b )が形成される
。 なお0内はエミッタ側に適用した場合で、ベース側
と同じ説明となるので以下ベース側についてのべる。
本発明においては、ベースボンデインク領域41a直下
に配設するベースコンタクト領域38a及び35aの少
なくとも一部分が互いに衝合し一体化されたコンタクト
領域となり、この領域の一端は基板のベース領域とオー
ム接触し、他端はベースボンディング領域裏面に合体さ
れ、ホンディング領域を保持する金属柱を形成する。
極パターン39b)のボンディング領41a(又は41
b)の下面から基板主面にほぼ垂直に第2絶縁層37及
び第1絶縁層34を貫通して能動領域32(又は33)
に達する導電性(例えばAI)コンタクト領域38a
、35a (又は38b 、35b )が形成される
。 なお0内はエミッタ側に適用した場合で、ベース側
と同じ説明となるので以下ベース側についてのべる。
本発明においては、ベースボンデインク領域41a直下
に配設するベースコンタクト領域38a及び35aの少
なくとも一部分が互いに衝合し一体化されたコンタクト
領域となり、この領域の一端は基板のベース領域とオー
ム接触し、他端はベースボンディング領域裏面に合体さ
れ、ホンディング領域を保持する金属柱を形成する。
このような半導体装置ではワイヤホンディング時、ホン
ディング領域直下の層間絶縁層のクラック等の破損か防
止されることか試行結果より確認された。 これよりホ
ンディング圧力は主として金属柱を形成するコンタクト
領域に荷重され、層間絶縁層に加えられる圧力は小さく
その段差部分のホンディングストレスは大幅に緩和され
、そのためクラックの発生が防止されるものと推論され
る。 したがって金属柱を形成するコンタクト領域(第
2図の斜線部分)は、ベースホンディング領域41a直
下にあるベースコンタクト領域35aの全域にわたって
形成されることが望ましい。
ディング領域直下の層間絶縁層のクラック等の破損か防
止されることか試行結果より確認された。 これよりホ
ンディング圧力は主として金属柱を形成するコンタクト
領域に荷重され、層間絶縁層に加えられる圧力は小さく
その段差部分のホンディングストレスは大幅に緩和され
、そのためクラックの発生が防止されるものと推論され
る。 したがって金属柱を形成するコンタクト領域(第
2図の斜線部分)は、ベースホンディング領域41a直
下にあるベースコンタクト領域35aの全域にわたって
形成されることが望ましい。
(実施例)
以下図面を参照して本発明の2層配線構造NPNトラン
ジスタの一実施例について説明する。
ジスタの一実施例について説明する。
第1図はこのトランジスタの模式的X−X線断面図であ
る。 第2図は、その平面図であるか繁雑化を避けるた
め絶縁層等を省略し、符号で表わす各領域の輪郭のみを
示す簡略化したものである。
る。 第2図は、その平面図であるか繁雑化を避けるた
め絶縁層等を省略し、符号で表わす各領域の輪郭のみを
示す簡略化したものである。
符号31はN型半導体基板でコレクタとする。
この基板31の所定領域には能動領域であるP型ベース
領域32、N型エミッタ領域33及び面領域による接合
43が形成されている。 ベース領域32及びエミッタ
領域33を含む基板31の主面を覆うように厚さ300
0人の第1絶縁層(シリコン基板のときはシリコン酸化
膜)34を形成する。
領域32、N型エミッタ領域33及び面領域による接合
43が形成されている。 ベース領域32及びエミッタ
領域33を含む基板31の主面を覆うように厚さ300
0人の第1絶縁層(シリコン基板のときはシリコン酸化
膜)34を形成する。
第1絶縁層34にはベース領域32及びエミッタ領域3
3の一部を取り出すため第1コンタクトホール35か写
真食刻法により開口される。 第1絶縁層34を含む基
板主面に厚さ約1μmのAl蒸着膜を積層し、写真食刻
法によりベース第1電極パターン36a及びエミッタ第
1電極パターン36bを形成する。 第1電極パターン
の一部分は、コンタクトホール35を充填しP型ベース
領域32及びN型エミッタ領域33とそれぞれオーム接
触をするベース第1コンタクト領域35a及びエミッタ
第1コンタクト領域35bを形成する。
3の一部を取り出すため第1コンタクトホール35か写
真食刻法により開口される。 第1絶縁層34を含む基
板主面に厚さ約1μmのAl蒸着膜を積層し、写真食刻
法によりベース第1電極パターン36a及びエミッタ第
1電極パターン36bを形成する。 第1電極パターン
の一部分は、コンタクトホール35を充填しP型ベース
領域32及びN型エミッタ領域33とそれぞれオーム接
触をするベース第1コンタクト領域35a及びエミッタ
第1コンタクト領域35bを形成する。
次に第1電極パターン36a 、36bを含む基板主面
を覆うように厚さ約2μmの第2絶縁層37(酸化膜S
iO2又は窒化膜S ! 3 Na )をプラズマCV
D等により積層する。 第2絶縁層37には、ベースボ
ンデインク領域41a直下にあるコンタクト領域35a
に又エミッタボンデインク領域41b直下にあるコンタ
クト領域35bにそれぞれ当接するように第2コンタク
トホール38を設ける。 次に第2絶縁層37及び第2
コンタクトホール38を覆うように厚さ約3μmのAl
蒸着膜を積層し写真食刻法によりベース第2電極パター
ン39a及びエミッタ第2電極パターン39bを形成す
る。 第2電極パターン39a。
を覆うように厚さ約2μmの第2絶縁層37(酸化膜S
iO2又は窒化膜S ! 3 Na )をプラズマCV
D等により積層する。 第2絶縁層37には、ベースボ
ンデインク領域41a直下にあるコンタクト領域35a
に又エミッタボンデインク領域41b直下にあるコンタ
クト領域35bにそれぞれ当接するように第2コンタク
トホール38を設ける。 次に第2絶縁層37及び第2
コンタクトホール38を覆うように厚さ約3μmのAl
蒸着膜を積層し写真食刻法によりベース第2電極パター
ン39a及びエミッタ第2電極パターン39bを形成す
る。 第2電極パターン39a。
= 9−
39bの一部分はコンタクトホール38を充填し、それ
ぞれベース第2コンタクト領域38a及びエミッタ第2
コンタクト領域38bを形成する。
ぞれベース第2コンタクト領域38a及びエミッタ第2
コンタクト領域38bを形成する。
又第2電極パターン39a 、39bの他の一部分はそ
れぞれベース及びエミッタのボンディング領域41a及
び41bとなる。 ボンディング領域41a及び41b
を除く基板主面にはこれを保護するパッシベーション膜
42が形成される。 このように形成された半導体装置
は、金ワイヤ40a及び40b (第2図では図示を省
略)をそれぞれホンディング領域41a及び41bにポ
ールボンディング法(ネールへラドボンディング法とも
いう)により熱圧着する。
れぞれベース及びエミッタのボンディング領域41a及
び41bとなる。 ボンディング領域41a及び41b
を除く基板主面にはこれを保護するパッシベーション膜
42が形成される。 このように形成された半導体装置
は、金ワイヤ40a及び40b (第2図では図示を省
略)をそれぞれホンディング領域41a及び41bにポ
ールボンディング法(ネールへラドボンディング法とも
いう)により熱圧着する。
以上のようにコンタクト領域35aと38aとを、又3
5bと38bとをそれぞれ衝合一体化した半導体装置(
第1図)と従来の半導体装置(第3図)とについて、第
1電極パターン及び第1、第2絶縁層を一定にし更にホ
ンディング条件を一定にした場合、それぞれのクラック
発生率を調査した。 その結果の一例では、本発明の半
導体装置のクラック発生率は15%(3/20個)、従
来の装置は60%(12/20個)であり、明らかに本
発明の装置の方か従来に比しクラック発生に対し有利で
あることが確認された。 又発生した不良品について顕
微鏡写真等により調べてみると、層間絶縁層のクラック
は第1電極パターンのコーナ一部分に集中しておリボン
ディング時のストレスによることがわかる。
5bと38bとをそれぞれ衝合一体化した半導体装置(
第1図)と従来の半導体装置(第3図)とについて、第
1電極パターン及び第1、第2絶縁層を一定にし更にホ
ンディング条件を一定にした場合、それぞれのクラック
発生率を調査した。 その結果の一例では、本発明の半
導体装置のクラック発生率は15%(3/20個)、従
来の装置は60%(12/20個)であり、明らかに本
発明の装置の方か従来に比しクラック発生に対し有利で
あることが確認された。 又発生した不良品について顕
微鏡写真等により調べてみると、層間絶縁層のクラック
は第1電極パターンのコーナ一部分に集中しておリボン
ディング時のストレスによることがわかる。
以上によりボンデインク領域とその直下の能動領域との
間に衝合一体化されたコンタクト領域を設けるとボンデ
ィング時の眉間絶縁層のクラック防止に効果があること
がわかる。 これはボンディング時のボンデインク圧力
は主として金属柱を形成するコンタクト領域に負荷され
るためと推定される。
間に衝合一体化されたコンタクト領域を設けるとボンデ
ィング時の眉間絶縁層のクラック防止に効果があること
がわかる。 これはボンディング時のボンデインク圧力
は主として金属柱を形成するコンタクト領域に負荷され
るためと推定される。
本実施例においては、ボンディング領域直下の対応する
能動領域の全域にわたって前記コンタクト領域を設け、
更にベース第2電極パターン直下にも設けてあり、これ
はホンディング時の層間絶縁層のクラック防止及び配線
抵抗低減に対し望ましいが、ボンティング領域直下の対
応する能動領域の一部分に前記コンタクト領域を設けて
も有効である。
能動領域の全域にわたって前記コンタクト領域を設け、
更にベース第2電極パターン直下にも設けてあり、これ
はホンディング時の層間絶縁層のクラック防止及び配線
抵抗低減に対し望ましいが、ボンティング領域直下の対
応する能動領域の一部分に前記コンタクト領域を設けて
も有効である。
又本発明は2層以上の多層配線構造の半導体装置に適用
できることは勿論である。
できることは勿論である。
[発明の効果]
以上説明したように、多層配線構造を有する半導体装置
のボンディング領域直下に、能動領域に達する一体化さ
れたコンタクト領域を設けることで、層間絶縁層に印加
されるボンディング応力を緩和し、電極パターンの段差
部でのクラック発生を低減することができる。 これに
より信頼性の向上を計った半導体装置を提供できた。
のボンディング領域直下に、能動領域に達する一体化さ
れたコンタクト領域を設けることで、層間絶縁層に印加
されるボンディング応力を緩和し、電極パターンの段差
部でのクラック発生を低減することができる。 これに
より信頼性の向上を計った半導体装置を提供できた。
第1図は本発明の一実施例に係る半導体装置の模式的断
面図、第2図は第1図の半導体装置の簡略化した平面図
、第3図は従来の半導体装置の断面図、第4図は第3図
の半導体装置の一部拡大断面図である。 1.31・・・半導体基板、 2,3,32.33・・
・能動領域、 4.34・・・第1絶縁層、 5a。 5b 、35a 、35b−・・第1コンタクト領域、
6a 、6b 、36a 、36b −・・第1電極パ
ターン、7.37−・・第2絶縁層、 8a 、8b
、38a 。 38b・・・第2コンタクト領域、 9a 、 9b
。 39a、39b−第2電極パターン、 11a。 11b 、41a 、41b・・・ボンデインク領域。
面図、第2図は第1図の半導体装置の簡略化した平面図
、第3図は従来の半導体装置の断面図、第4図は第3図
の半導体装置の一部拡大断面図である。 1.31・・・半導体基板、 2,3,32.33・・
・能動領域、 4.34・・・第1絶縁層、 5a。 5b 、35a 、35b−・・第1コンタクト領域、
6a 、6b 、36a 、36b −・・第1電極パ
ターン、7.37−・・第2絶縁層、 8a 、8b
、38a 。 38b・・・第2コンタクト領域、 9a 、 9b
。 39a、39b−第2電極パターン、 11a。 11b 、41a 、41b・・・ボンデインク領域。
Claims (1)
- 【特許請求の範囲】 1 半導体基板の所定領域に設けられた能動領域と、該
能動領域を含む半導体基板の主面を覆うように複数層の
電極パターンを絶縁層を介在させて積み重ねた多層配線
構造と、該多層配線構造上層の電極パターンに含まれる
ボンディング領域と、該ボンディング領域の下面から基
板主面にほぼ垂直に前記絶縁層を貫通して能動領域に達
する導電性コンタクト領域とを具備することを特徴とす
る半導体装置。 2 前記多層配線構造が、前記基板主面に接する側から
第1絶縁層、第1電極パターン、第2絶縁層及びボンデ
ィング領域を含む第2電極パターンの順に積層された特
許請求の範囲第1項記載の半導体装置。 3 前記ボンディング領域の下面から能動領域に達する
導電性コンタクト領域が当該能働領域に開口するコンタ
クトホールの全域にわたり形成される特許請求の範囲第
1項又は第2項記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62116727A JPS63283040A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
DE8888107501T DE3880003T2 (de) | 1987-05-15 | 1988-05-10 | Halbleiteranordnung mit einer leiterschicht unter dem kontaktfleck. |
US07/192,665 US4984061A (en) | 1987-05-15 | 1988-05-10 | Semiconductor device in which wiring layer is formed below bonding pad |
EP88107501A EP0291014B1 (en) | 1987-05-15 | 1988-05-10 | Semiconductor device in which wiring layer is formed below bonding pad |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62116727A JPS63283040A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63283040A true JPS63283040A (ja) | 1988-11-18 |
JPH0546973B2 JPH0546973B2 (ja) | 1993-07-15 |
Family
ID=14694302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62116727A Granted JPS63283040A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4984061A (ja) |
EP (1) | EP0291014B1 (ja) |
JP (1) | JPS63283040A (ja) |
DE (1) | DE3880003T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003100756A (ja) * | 2001-09-27 | 2003-04-04 | Sanyo Electric Co Ltd | 半導体装置 |
JP2007300139A (ja) * | 2007-08-06 | 2007-11-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2593965B2 (ja) * | 1991-01-29 | 1997-03-26 | 三菱電機株式会社 | 半導体装置 |
BR9205671A (pt) * | 1991-02-25 | 1994-02-17 | Ake Gustafson | Processo de fixaçao de uma bobinagem a um circuitoeletronico |
US5223851A (en) * | 1991-06-05 | 1993-06-29 | Trovan Limited | Apparatus for facilitating interconnection of antenna lead wires to an integrated circuit and encapsulating the assembly to form an improved miniature transponder device |
US5281855A (en) * | 1991-06-05 | 1994-01-25 | Trovan Limited | Integrated circuit device including means for facilitating connection of antenna lead wires to an integrated circuit die |
US5149674A (en) * | 1991-06-17 | 1992-09-22 | Motorola, Inc. | Method for making a planar multi-layer metal bonding pad |
FR2687009B1 (fr) * | 1992-01-31 | 1994-04-29 | Sgs Thomson Microelectronics | Composant de protection pour circuit automobile. |
US5309025A (en) * | 1992-07-27 | 1994-05-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor bond pad structure and method |
SE500523C2 (sv) * | 1992-10-09 | 1994-07-11 | Elsa Elektroniska Systems And | Halvledarkomponent med minst en första och en andra komponentelektrod innefattande ett flertal på en halvledarbricka integrerade halvledarelement, som vart och ett innefattar minst en första och en andra elementelektrod på samma sida av halvledarbrickan, varid de första elementelektroderna är förbundna med den första komponentelektroden och de andra elementelektroderna är förbundna med den andra komponentelektroden. |
JP2807396B2 (ja) * | 1993-05-25 | 1998-10-08 | ローム株式会社 | 半導体装置 |
EP0637840A1 (en) * | 1993-08-05 | 1995-02-08 | AT&T Corp. | Integrated circuit with active devices under bond pads |
DE69330603T2 (de) * | 1993-09-30 | 2002-07-04 | Cons Ric Microelettronica | Verfahren zur Metallisierung und Verbindung bei der Herstellung von Leistungshalbleiterbauelementen |
US5523604A (en) * | 1994-05-13 | 1996-06-04 | International Rectifier Corporation | Amorphous silicon layer for top surface of semiconductor device |
EP0693782B1 (en) * | 1994-07-13 | 2000-11-15 | United Microelectronics Corporation | Method for reducing process antenna effect |
US5767546A (en) * | 1994-12-30 | 1998-06-16 | Siliconix Incorporated | Laternal power mosfet having metal strap layer to reduce distributed resistance |
US5665996A (en) * | 1994-12-30 | 1997-09-09 | Siliconix Incorporated | Vertical power mosfet having thick metal layer to reduce distributed resistance |
US5650355A (en) * | 1995-03-30 | 1997-07-22 | Texas Instruments Incorporated | Process of making and process of trimming a fuse in a top level metal and in a step |
US5965903A (en) * | 1995-10-30 | 1999-10-12 | Lucent Technologies Inc. | Device and method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein |
JP3510039B2 (ja) * | 1996-03-15 | 2004-03-22 | 株式会社デンソー | 半導体装置およびその製造方法 |
JPH10135270A (ja) * | 1996-10-31 | 1998-05-22 | Casio Comput Co Ltd | 半導体装置及びその製造方法 |
US5900643A (en) * | 1997-05-19 | 1999-05-04 | Harris Corporation | Integrated circuit chip structure for improved packaging |
US6731007B1 (en) * | 1997-08-29 | 2004-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device with vertically stacked conductor interconnections |
TW411602B (en) * | 1998-02-07 | 2000-11-11 | Winbond Electronics Corp | Semiconductor manufacturing process and its structure which can prevent bonding pad fall-off due to the plug process |
US5986343A (en) * | 1998-05-04 | 1999-11-16 | Lucent Technologies Inc. | Bond pad design for integrated circuits |
US5942800A (en) * | 1998-06-22 | 1999-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stress buffered bond pad and method of making |
US6037668A (en) | 1998-11-13 | 2000-03-14 | Motorola, Inc. | Integrated circuit having a support structure |
TW445616B (en) * | 1998-12-04 | 2001-07-11 | Koninkl Philips Electronics Nv | An integrated circuit device |
US8021976B2 (en) * | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US6936531B2 (en) | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
DE19908188A1 (de) * | 1999-02-25 | 2000-09-07 | Siemens Ag | Verfahren zum Herstellen einer integrierten elektronischen Schaltung und integrierte elektronische Schaltung |
US6486051B1 (en) * | 1999-03-17 | 2002-11-26 | Intel Corporation | Method for relieving bond stress in an under-bond-pad resistor |
US6054721A (en) * | 1999-07-14 | 2000-04-25 | Advanced Micro Devices, Inc. | Detection of undesired connection between conductive structures within multiple layers on a semiconductor wafer |
US6703707B1 (en) * | 1999-11-24 | 2004-03-09 | Denso Corporation | Semiconductor device having radiation structure |
US6693350B2 (en) | 1999-11-24 | 2004-02-17 | Denso Corporation | Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure |
US6198170B1 (en) * | 1999-12-16 | 2001-03-06 | Conexant Systems, Inc. | Bonding pad and support structure and method for their fabrication |
KR100734250B1 (ko) * | 2001-01-09 | 2007-07-02 | 삼성전자주식회사 | 단차를 구비하는 반도체 장치의 본딩 패드 및 이를제조하는 방법 |
JP2002222811A (ja) * | 2001-01-24 | 2002-08-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP4479121B2 (ja) * | 2001-04-25 | 2010-06-09 | 株式会社デンソー | 半導体装置の製造方法 |
EP1306898A1 (en) * | 2001-10-29 | 2003-05-02 | Dialog Semiconductor GmbH | Sub-milliohm on-chip interconnection |
US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
US6614091B1 (en) * | 2002-03-13 | 2003-09-02 | Motorola, Inc. | Semiconductor device having a wire bond pad and method therefor |
JP2003347351A (ja) * | 2002-05-29 | 2003-12-05 | Mitsubishi Electric Corp | 半導体装置 |
US20040036131A1 (en) * | 2002-08-23 | 2004-02-26 | Micron Technology, Inc. | Electrostatic discharge protection devices having transistors with textured surfaces |
JP4445189B2 (ja) | 2002-08-29 | 2010-04-07 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
US7023090B2 (en) * | 2003-01-29 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding pad and via structure design |
US7453158B2 (en) * | 2003-07-31 | 2008-11-18 | Nvidia Corporation | Pad over active circuit system and method with meshed support structure |
US7495343B1 (en) | 2003-07-31 | 2009-02-24 | Nvidia Corporation | Pad over active circuit system and method with frame support structure |
DE102004055908A1 (de) * | 2003-11-21 | 2005-07-28 | Denso Corp., Kariya | Halbleiteranordnung mit einem Paar von Wärmeabstrahlplatten |
US7560808B2 (en) * | 2005-10-19 | 2009-07-14 | Texas Instruments Incorporated | Chip scale power LDMOS device |
US7998852B2 (en) | 2008-12-04 | 2011-08-16 | Freescale Semiconductor, Inc. | Methods for forming an RF device with trench under bond pad feature |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227389A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Semiconductor device containing multi-layer wiring |
JPS5553441A (en) * | 1978-10-14 | 1980-04-18 | Sony Corp | Semiconductor device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5447476A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Semiconductor device |
JPS57176746A (en) * | 1981-04-21 | 1982-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit and manufacture thereof |
DE3280233D1 (de) * | 1981-09-11 | 1990-10-04 | Toshiba Kawasaki Kk | Verfahren zum herstellen eines substrats fuer multischichtschaltung. |
JPS5921034A (ja) * | 1982-07-27 | 1984-02-02 | Toshiba Corp | 半導体装置 |
US4617193A (en) * | 1983-06-16 | 1986-10-14 | Digital Equipment Corporation | Planar interconnect for integrated circuits |
JPS6045048A (ja) * | 1983-08-22 | 1985-03-11 | Nec Corp | 半導体装置 |
JPS6079746A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体装置及びその機能変更方法 |
JPS60115245A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置の製造方法 |
US4656496A (en) * | 1985-02-04 | 1987-04-07 | National Semiconductor Corporation | Power transistor emitter ballasting |
JPS61239656A (ja) * | 1985-04-16 | 1986-10-24 | Citizen Watch Co Ltd | 半導体装置 |
JPS6290950A (ja) * | 1985-10-16 | 1987-04-25 | Mitsubishi Electric Corp | 半導体装置 |
US4795722A (en) * | 1987-02-05 | 1989-01-03 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
JPS63293930A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置における電極 |
-
1987
- 1987-05-15 JP JP62116727A patent/JPS63283040A/ja active Granted
-
1988
- 1988-05-10 US US07/192,665 patent/US4984061A/en not_active Expired - Lifetime
- 1988-05-10 DE DE8888107501T patent/DE3880003T2/de not_active Expired - Fee Related
- 1988-05-10 EP EP88107501A patent/EP0291014B1/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227389A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Semiconductor device containing multi-layer wiring |
JPS5553441A (en) * | 1978-10-14 | 1980-04-18 | Sony Corp | Semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003100756A (ja) * | 2001-09-27 | 2003-04-04 | Sanyo Electric Co Ltd | 半導体装置 |
JP2007300139A (ja) * | 2007-08-06 | 2007-11-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0546973B2 (ja) | 1993-07-15 |
EP0291014A2 (en) | 1988-11-17 |
US4984061A (en) | 1991-01-08 |
DE3880003T2 (de) | 1993-09-16 |
EP0291014A3 (en) | 1989-07-12 |
DE3880003D1 (de) | 1993-05-13 |
EP0291014B1 (en) | 1993-04-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63283040A (ja) | 半導体装置 | |
US5502337A (en) | Semiconductor device structure including multiple interconnection layers with interlayer insulating films | |
US6306749B1 (en) | Bond pad with pad edge strengthening structure | |
JP2916326B2 (ja) | 半導体装置のパッド構造 | |
US4244002A (en) | Semiconductor device having bump terminal electrodes | |
US6551916B2 (en) | Bond-pad with pad edge strengthening structure | |
JP2007214349A (ja) | 半導体装置 | |
TW305068B (en) | The semiconductor device | |
JP2001358169A (ja) | 半導体装置 | |
US6897091B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4675147B2 (ja) | 半導体装置 | |
JP2001176966A (ja) | 半導体装置 | |
US20020009870A1 (en) | Semiconductor device having a nonpeeling electrode pad portion | |
JP4481065B2 (ja) | 半導体装置の製造方法 | |
JPH11126776A (ja) | 半導体装置のボンディングパッド及びその製造方法 | |
JP6470320B2 (ja) | 半導体装置 | |
US9331008B2 (en) | Semiconductor device | |
JP7435804B2 (ja) | 半導体装置 | |
JPH08306701A (ja) | 半導体装置 | |
JP3941645B2 (ja) | 樹脂封止型半導体装置及び樹脂封止型半導体製造方法 | |
KR101375707B1 (ko) | 구리 본딩 패드 구조 및 방법 | |
JP2016111060A (ja) | 半導体装置および半導体装置の製造方法 | |
JPH07201909A (ja) | 半導体装置 | |
JP2006179916A (ja) | パッシベーション層を有する半導体素子 | |
JP2720863B2 (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |