JP3941645B2 - 樹脂封止型半導体装置及び樹脂封止型半導体製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に樹脂封止型半導体装置及び樹脂封止型半導体製造方法に関する。
【０００２】
【従来の技術】
樹脂封止型半導体装置のパッシベーション膜は、半導体素子の表面での機械的な保護及び吸湿などによる素子劣化の防止並びに各半導体素子間での絶縁の確保などの機能を持ち、半導体素子の機能信頼性を確保する上で、極めて重要な役割を果たしている。このパッシベーション膜にクラックが発生すると、吸湿による特性劣化やクラックの進行による電極断線に至ることもあり、半導体装置の機能が喪失することになる。
【０００３】
そのため、従来はある特許公報（特許文献１）に記載のように、幅広の配線にスリットやホールを設けて実質的に配線の幅を狭くすることにより、配線による発熱を減少する方法でパッシベーション膜にクラックが発生するのを回避する方法が取られていた。
【０００４】
また、このような対策が取れない電極配線部については、２つの特許文献（特許文献２、特許文献３）に記載のように、配線パターンとパッシベーション膜との接触部である配線パターンのコーナの形状を鈍角又は円弧状にすることで内部応力のコーナへの集中を緩和する方法などが取られていた。
【０００５】
近年、電極配線の多層化が進み、かつパワーICなどの電極配線の厚膜化が進んだ結果、電極に幅広配線を適用した半導体チップでは、モールド材で封止した後の温度負荷サイクル試験などで、電極配線上や電極配線のコーナなどのパッシベーション膜にクラックが発生するという問題が起きた。パッシベーション膜のクラックがチップの外周部付近に集中して発生していることから、これらのパッシベーション膜におけるクラックの発生の主原因としては、半導体チップへの外部からの温度変化に起因して発生する封止樹脂からの熱応力が考えられる。
【０００６】
他の特許公報（特許文献４）では、半導体チップへの外部からの温度変化に起因して発生する熱応力の問題に対応する方法としてパッシベーション膜の膜厚を電極配線の膜厚及び電極配線幅から算出した所定の膜厚とする方法について記載しているが、応力に対する強さは各層膜を形成する素材により異なるため、各層膜の形成に所定の素材を用いた場合についてのみ有効な方法である。
【０００７】
【特許文献１】
特開昭５７−４５２５９号公報
【特許文献２】
特開昭６１−２５５０３９号公報
【特許文献３】
特開平５−２１８０２１号公報
【特許文献４】
特許第２９９０３２２号公報
【０００８】
上記したように、半導体チップへの外部からの温度変化に起因して発生する熱応力によるパッシベーション膜でのクラック発生防止方法にはパッシベーション膜の膜厚と配線の幅を調整する方法や、コーナー部の形状による応力集中を緩和する方法が知られているが、電極配線部では防止効果が十分ではなかった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み行われたもので、パッシベーション膜でのクラックの発生原因である段差部に発生する応力の発生原因に焦点を絞り込んで調査研究した結果、多層配線構造の場合には、半導体チップへの外部からの温度変化に起因して発生する封止樹脂の熱応力によって最上層の配線上部に発生する剪断応力が、最上層配線に起因する段差部への応力集中を引き起こすことが主たる原因であることがわかった。
【００１０】
これは、従来技術では電極パッドからの電極配線内の引出配線は主として最上層の電極配線を使用して行っていたり（図２参照）、電極パッドからの電極配線内の引出配線の引出方向も任意の方向で行われていた（図６参照）場合に、最上層配線に起因する段差部にクラックが集中しやすいことからも言えることである。
【００１１】
したがって、本発明の課題は上記主要原因に対応した汎用的、かつ効果的な解決方法を備えた樹脂封止型半導体装置及び樹脂封止型半導体製造方法を提供することである。
【００１２】
【課題を解決するための手段】
前記課題を解決した本発明は、パッシベーション膜のクラック発生の主要な原因となる樹脂封止型半導体での多層配線構造の電極配線内の最上層電極配線を使用した電極配線を最小限にすること及び半導体チップ周辺のコーナ方向から中央に向かって働く剪断応力の影響を最小限にするために電極配線の引出配線の方向を半導体チップ周辺の最も近接するコーナ方向又は及びエッジ方向と反対方向に電極配線内の引出配線を設置する樹脂封止型半導体装置及び樹脂封止型半導体製造方法を提供するものである。
【００１３】
請求項に記載の発明によれば、以下の効果がある。
半導体チップが多層配線構造の場合には、最上層より下層の配線で引出部を形成することにより、封止樹脂の熱応力によって剪断応力が最上層の配線上部に発生することを効果的に防止することができ、その結果、パッシベーション膜でのクラック発生を防止する効果がある。
【００１４】
また、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために電極配線内の引出配線の方向を半導体チップ周辺の最も近接するコーナの方向と反対方向とすることで、電極配線のコーナなどにおけるパッシベーション膜のクラック発生を防止する効果がある。
【００１５】
さらに、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために半導体チップ周辺のコーナ及び半導体チップ周辺のエッジから所定範囲に位置する全ての引出配線の引出方向を最も近接する半導体チップ周辺のコーナ方向又は／及びエッジ方向と反対方向とすることで、パッシベーション膜のクラック発生を防止する効果がある。
【００１６】
【発明の実施の形態】
本発明の好ましい実施の形態について、図を用いて詳細に説明する。
以下に図１及び図３並びに図４及び図５を参照して、本発明の樹脂封止型半導体製造方法の実施の形態における各ステップについて説明する。
図１に示す本発明の樹脂封止型半導体装置の製造方法は、半導体基板形成ステップ、絶縁膜形成ステップ、電極配線形成ステップ、パッシベーション膜形成ステップ、下層電極配線形成ステップ、引出配線形成ステップ、電極配線変更ステップ及び効果領域引出配線形成ステップから構成する。
【００１７】
半導体基板形成ステップは、Ｓｉ（シリコン）で半導体装置の半導体素子群を含む半導体基板１０１を形成するステップである。
絶縁膜形成ステップは、半導体素子群を含む半導体基板１０１上にプラズマＣＶＤ（Chemical Vapor Deposition）で形成されたシリコン酸化などの絶縁膜１０２、塗布形成されたシリコン酸化膜（いわゆるＳＯＧ膜）の層間絶縁膜ａ１０４及びプラズマＣＶＤ酸化シリコン膜などでの層間絶縁膜ｂ１０５を形成するステップである。なお、符号ａ、ｂは２つの層間絶縁膜の下層側と上層側をそれぞれ示すものである。
【００１８】
電極配線形成ステップは、通常のフォトエッチングで層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５を除去して、多層配線構造の電極配線が繋がっている電極パッド１０９から多層配線構造の電極配線を形成するステップである。例えば３層配線構造の電極配線では、電極パッド１０９からの電極配線内に３層構造の配線、すなわち第１層配線（１ｓｔＡＬ）１０３、第２層配線（２ｎｄＡＬ）１０６、第３層配線（３ｒｄＡＬ）１０７を形成する。
【００１９】
パッシベーション膜形成ステップは、半導体装置の半導体素子を保護するために電極パッド１０９、層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５の上部にパッシベーション膜１０８を形成するステップである。パッシベーション膜１０８は膜厚が１．０μｍ〜２．０μｍであり、プラズマＣＶＤで形成したシリコン窒化膜で構成される。
【００２０】
下層電極配線形成ステップは、例えば３層配線構造では電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）の最上層配線２０２（３ｒｄＡＬ１０７）を除いた下層配線２０１（２ｎｄＡＬ１０６及び／又は１ｓｔＡＬ１０３）を用いて半導体基板１０１上の半導体素子と電極パッド１０９又は／及び半導体素子間を配線するように半導体基板１０１上に電極配線をレイアウトして配線するステップである。
【００２１】
引出配線形成ステップは、電極配線内の引出配線Ａ２１０の引出方向を最も近接する半導体チップ周辺上のコーナ５０１の方向又は／及び最も近接する半導体チップ周辺のエッジ５０２の方向と反対の方向に配線し、その引出配線Ａ２１０で半導体基板１０１上の半導体素子と電極パッド１０９間又は／及び半導体素子間を配線するように半導体基板１０１上に引出配線Ａ２１０を配線レイアウトして配線を行うステップである（図５参照）。
【００２２】
電極配線変更ステップは、電極配線内の最上層配線２０２で電極パッド１０９と半導体基板１０１上の半導体素子間を結ぶ場合（図４参照）、いったん、電極配線内の下層配線２０１で配線を行いビアホール４０１で最上層配線２０２に接続するためにビアホール４０１を含んだ形で半導体素子と電極パッド１０９間又は／及び半導体素子間を配線するように半導体チップ上にビアホール４０１を含む形で電極配線をレイアウト変更して配線を行うステップである。
【００２３】
効果領域引出配線形成ステップは、半導体チップ周辺のコーナ５０１から少なくとも４００μｍ以内又は／及び半導体チップ周辺のエッジ５０２から少なくとも２００μｍ以内に位置する全ての電極配線内の引出配線Ａ２１０に対して、その引出方向を最も近接する半導体チップ周辺のコーナ５０１の方向又は／及び最も近接する半導体チップ周辺のエッジ５０２の方向と反対方向とすることを含んだ形で半導体素子と電極パッド１０９間又は／及び半導体素子間を配線するように半導体基板１０１上に引出配線Ａ２１０をレイアウトして配線を行うステップである。
【００２４】
上記製造方法により製造された本発明にかかる樹脂封止型半導体装置の実施の形態の構造についてさらに詳細に説明する。図１に示す本発明の樹脂封止型半導体装置の半導体チップ例は、半導体基板１０１、絶縁膜１０２、層間絶縁膜ａ１０４、層間絶縁膜ｂ１０５、電極パッド１０９、３層配線構造の電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）及びパッシベーション膜１０８から構成されている。電極パッド１０９にはワイヤボンディング部１１０が設けられている。なお、図１(ｂ)では、ワイヤボンディング部１１０の接続ワイヤは図示省略している。
【００２５】
半導体素子群を含む半導体基板１０１上にプラズマＣＶＤで形成されたシリコン酸化などの絶縁膜１０２が設けられ、この上に塗布形成されたシリコン酸化膜（いわゆるＳＯＧ膜）の層間絶縁膜ａ１０４及びプラズマＣＶＤ酸化シリコン膜などの層間絶縁膜ｂ１０５で３層配線構造の電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）の各々の引出配線層間の層間絶縁膜ａ１０４（膜厚０．８μｍ）及び層間絶縁膜ｂ１０５（膜厚０．８μｍ）が形成されている。
【００２６】
３層配線構造の電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）には、Ａｌ（アルミニウム）に１％のＳｉ（シリコン）、０．５％のＣｕ（銅）を含有する材料の合金を用いる。また、各層の配線層厚は、１ｓｔＡＬ１０３／２ｎｄＡＬ１０６／３ｒｄＡＬ１０７＝０．６μｍ／０．９μｍ／１．３３μｍである。
【００２７】
電極パッド１０９は、通常のフォトエッチングで層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５を除去して、各層の電極配線が繋がっている。パッシベーション膜１０８は、電極配線、層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５の上部に半導体装置の半導体チップを保護するために形成されている。また、パッシベーション膜１０８は、プラズマＣＶＤで形成されたシリコン窒化膜で構成されており、その膜厚は１．０μｍ〜２．０μｍである。
【００２８】
次に、半導体チップサイズ６×３ｍｍの外周部付近（半導体チップのエッジから２００μｍ以内）に、１３０μｍ×１３０μｍの電極パッド１０９を２５個形成したテストサンプルを作成しエポキシ樹脂系のモールド樹脂を用いてモールド形成したサンプルを用いて、本発明の効果の確認を行った。
【００２９】
その方法は、発明の効果を比較するために電極パッド１０９からの電極配線内の引出配線Ｄ２４０を最上層配線２０２である３ｒｄＡＬ１０７を用いて配線したものと３ｒｄＡＬ１０７を除いた下層配線２０１（１ｓｔＡＬ１０３又は２ｎｄＡＬ１０６）から選定した下層配線２０１で配線したものを−６５゜Ｃと１５０゜Ｃの温度の液相に各々５分ずつ浸漬する温度サイクル試験を５００サイクル行った後で、パッシベーション膜１０８のクラック発生状況を調べて比較する方法で行った。
【００３０】
その結果、引出配線Ｄ２４０を最上層配線２０２である３ｒｄＡＬ１０７を用いて配線したものは、２台評価して合計８カ所（１６％＝８カ所÷２台÷２５カ所）にパッシベーション層上クラックの発生が検出された。その内、半導体チップ周辺のコーナ５０１から４００μｍ以内に位置する５カ所の電極パッド１０９から７カ所のパッシベーションのクラックを検出した。これらの５カ所の電極パッド１０９でのクラック発生率は、７０％（＝７カ所÷２台÷５カ所）の高発生率を示した。
【００３１】
一方、電極配線内の引出配線Ａ２１０を最上層配線である３ｒｄＡＬ１０７を除いた下層配線２０１（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６）から選定した下層配線２０１で配線したものは、６台評価してパッシベーション膜１０８のクラック発生はゼロであった。この結果、電極パッド１０９からの電極配線内の引出配線Ａ２１０を最上層配線２０２である３ｒｄＡＬ１０７を除いた下層配線２０１（１ｓｔＡＬ１０３及び２ｎｄＡＬ１０６）から選定した下層配線２０１で配線することが、「段差」によるパッシベーション膜１０８のクラック発生防止に有効であることが確認された。
【００３２】
次に半導体チップ周辺のコーナ５０１及びエッジ５０２からの距離と剪断応力との関係の解析シミュレーションの結果を示した図７について説明する。この結果は、温度差Δｔ＝２１５℃の条件で、三次元モデルによる有限要素法によって求めたものである。図７中、プロットしてあるのは、対角線上の剪断応力である。
【００３３】
その結果は、図７に示すように剪断応力は半導体チップ内の位置により大きく変化し、半導体チップの周辺コーナ５０１からの距離が４００μｍ以内及び半導体チップエッジ５０２からの距離が２００μｍ以内の範囲では、半導体チップの中央部から半導体チップ周辺のコーナ５０１に向かって発生する剪断応力の影響が強いことがわかった。
【００３４】
図８に示すように、チップ外周方向に引出配線を設けると、引出配線とパッドに加わる剪断応力によって、引出配線とパッドの接続部の凹部コーナにモーメントが働き凹部コーナに応力が集中し、クラックが発生しやすくなるが、反対方向に引き出すことで、これが防止できるものと考えられる。
【００３５】
また、その結果パッシベーション膜のクラックが発生しなくなることから、電極配線内の引出配線Ａ２１０を半導体チップ周辺の最も近接したコーナ５０１又は／及びエッジ５０２の方向と反対の方向に配備することがパッシベーション膜１０８でのクラックの発生防止に有効であると考えられる。
【００３６】
図５は、上記結果の実施例を示したものである。また、図６は従来行われていた電極配線内の引出配線Ｄ２４０の例であり、引出配線Ｄ２４０は任意の方向でレイアウトしていた。このため、引出配線Ｄ２４０は半導体チップ周辺のコーナ５０１の方向への配備も普通に行われていた。
【００３７】
以上によれば、本実施の形態において、次のような効果を得ることができる。最上層より下層の配線で引出部を形成することにより、封止樹脂の熱応力によって剪断応力が最上層の配線上部に発生することを効果的に防止することができ、その結果、パッシベーション膜でのクラック発生を防止する効果がある。
【００３８】
また、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために電極配線内の引出配線の方向を半導体チップ周辺の最も近接するコーナ又は／及びエッジの方向と反対方向とすることで、電極配線のコーナなどにおけるパッシベーション膜のクラック発生を防止する効果がある。
【００３９】
さらに、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために半導体チップ周辺のコーナ及び半導体チップ周辺のエッジから所定範囲に位置する全ての引出配線の引出方向を最も近接する半導体チップ周辺のコーナ又は／及びエッジへの方向と反対方向とすることで、パッシベーション膜のクラック発生を防止する効果がある。
【図面の簡単な説明】
【図１】 (ａ)は、本発明の樹脂封止型半導体装置の好ましい実施の形態の断面図、(ｂ)は、その平面図であり、(ａ)は、(ｂ)中の矢視断面を示している。
【図２】 (ａ)は、従来の半導体装置の断面図、(ｂ)は、その平面図であり、(ａ)は、(ｂ)中の矢視断面を示している。
【図３】 (ａ)は、本発明の樹脂封止型半導体装置の２層配線の実施の形態の断面図、(ｂ)は、その平面図であり、(ａ)は、(ｂ)中の矢視断面を示している。
【図４】 (ａ)は、本発明の樹脂封止型半導体装置の製造方法の好ましい実施の形態の電極配線変更ステップにおける最上層の電極配線を用いて半導体チップ上の電極配線と半導体素子間を結ぶ様子を示す断面図、(ｂ)は、その平面図である。
【図５】引出配線形成ステップにおける電極配線内の引出配線の引出方向の例を示した半導体装置の平面図である。
【図６】従来行われていた電極配線内の引出配線の例を示した半導体装置の平面図である。
【図７】半導体チップ周辺のコーナ及びエッジからの距離と剪断応力との関係を解析シミュレーションした結果を示したグラフ図である。
【図８】チップ外周方向に引出配線を設けた場合の、凹部コーナへの応力集中の様子を示す模式図である。
【符号の説明】
１０１ 半導体基板
１０２ 絶縁膜
１０３ 第１層配線（１ｓｔＡＬ）
１０４ 層間絶縁膜ａ
１０５ 層間絶縁膜ｂ
１０６ 第２層配線（２ｎｄＡＬ）
１０７ 第３層配線（３ｒｄＡＬ）
１０８ パッシベーション膜
１０９ 電極パッド
１１０ ワイヤボンディング
２０１ 下層配線
２０２ 最上層配線
２１０ 引出配線Ａ（下層電極配線使用）
２２０ 引出配線Ｂ（２ｎｄＡＬ使用）
２３０ 引出配線Ｃ（３ｒｄＡＬ使用）
２４０ 引出配線Ｄ（最上層電極配線使用）
４０１ ビアホール
５０１ 半導体チップ周辺のコーナ
５０２ 半導体チップ周辺のエッジ
６０１ クラック
【発明の属する技術分野】
本発明は、半導体装置に関し、特に樹脂封止型半導体装置及び樹脂封止型半導体製造方法に関する。
【０００２】
【従来の技術】
樹脂封止型半導体装置のパッシベーション膜は、半導体素子の表面での機械的な保護及び吸湿などによる素子劣化の防止並びに各半導体素子間での絶縁の確保などの機能を持ち、半導体素子の機能信頼性を確保する上で、極めて重要な役割を果たしている。このパッシベーション膜にクラックが発生すると、吸湿による特性劣化やクラックの進行による電極断線に至ることもあり、半導体装置の機能が喪失することになる。
【０００３】
そのため、従来はある特許公報（特許文献１）に記載のように、幅広の配線にスリットやホールを設けて実質的に配線の幅を狭くすることにより、配線による発熱を減少する方法でパッシベーション膜にクラックが発生するのを回避する方法が取られていた。
【０００４】
また、このような対策が取れない電極配線部については、２つの特許文献（特許文献２、特許文献３）に記載のように、配線パターンとパッシベーション膜との接触部である配線パターンのコーナの形状を鈍角又は円弧状にすることで内部応力のコーナへの集中を緩和する方法などが取られていた。
【０００５】
近年、電極配線の多層化が進み、かつパワーICなどの電極配線の厚膜化が進んだ結果、電極に幅広配線を適用した半導体チップでは、モールド材で封止した後の温度負荷サイクル試験などで、電極配線上や電極配線のコーナなどのパッシベーション膜にクラックが発生するという問題が起きた。パッシベーション膜のクラックがチップの外周部付近に集中して発生していることから、これらのパッシベーション膜におけるクラックの発生の主原因としては、半導体チップへの外部からの温度変化に起因して発生する封止樹脂からの熱応力が考えられる。
【０００６】
他の特許公報（特許文献４）では、半導体チップへの外部からの温度変化に起因して発生する熱応力の問題に対応する方法としてパッシベーション膜の膜厚を電極配線の膜厚及び電極配線幅から算出した所定の膜厚とする方法について記載しているが、応力に対する強さは各層膜を形成する素材により異なるため、各層膜の形成に所定の素材を用いた場合についてのみ有効な方法である。
【０００７】
【特許文献１】
特開昭５７−４５２５９号公報
【特許文献２】
特開昭６１−２５５０３９号公報
【特許文献３】
特開平５−２１８０２１号公報
【特許文献４】
特許第２９９０３２２号公報
【０００８】
上記したように、半導体チップへの外部からの温度変化に起因して発生する熱応力によるパッシベーション膜でのクラック発生防止方法にはパッシベーション膜の膜厚と配線の幅を調整する方法や、コーナー部の形状による応力集中を緩和する方法が知られているが、電極配線部では防止効果が十分ではなかった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み行われたもので、パッシベーション膜でのクラックの発生原因である段差部に発生する応力の発生原因に焦点を絞り込んで調査研究した結果、多層配線構造の場合には、半導体チップへの外部からの温度変化に起因して発生する封止樹脂の熱応力によって最上層の配線上部に発生する剪断応力が、最上層配線に起因する段差部への応力集中を引き起こすことが主たる原因であることがわかった。
【００１０】
これは、従来技術では電極パッドからの電極配線内の引出配線は主として最上層の電極配線を使用して行っていたり（図２参照）、電極パッドからの電極配線内の引出配線の引出方向も任意の方向で行われていた（図６参照）場合に、最上層配線に起因する段差部にクラックが集中しやすいことからも言えることである。
【００１１】
したがって、本発明の課題は上記主要原因に対応した汎用的、かつ効果的な解決方法を備えた樹脂封止型半導体装置及び樹脂封止型半導体製造方法を提供することである。
【００１２】
【課題を解決するための手段】
前記課題を解決した本発明は、パッシベーション膜のクラック発生の主要な原因となる樹脂封止型半導体での多層配線構造の電極配線内の最上層電極配線を使用した電極配線を最小限にすること及び半導体チップ周辺のコーナ方向から中央に向かって働く剪断応力の影響を最小限にするために電極配線の引出配線の方向を半導体チップ周辺の最も近接するコーナ方向又は及びエッジ方向と反対方向に電極配線内の引出配線を設置する樹脂封止型半導体装置及び樹脂封止型半導体製造方法を提供するものである。
【００１３】
請求項に記載の発明によれば、以下の効果がある。
半導体チップが多層配線構造の場合には、最上層より下層の配線で引出部を形成することにより、封止樹脂の熱応力によって剪断応力が最上層の配線上部に発生することを効果的に防止することができ、その結果、パッシベーション膜でのクラック発生を防止する効果がある。
【００１４】
また、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために電極配線内の引出配線の方向を半導体チップ周辺の最も近接するコーナの方向と反対方向とすることで、電極配線のコーナなどにおけるパッシベーション膜のクラック発生を防止する効果がある。
【００１５】
さらに、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために半導体チップ周辺のコーナ及び半導体チップ周辺のエッジから所定範囲に位置する全ての引出配線の引出方向を最も近接する半導体チップ周辺のコーナ方向又は／及びエッジ方向と反対方向とすることで、パッシベーション膜のクラック発生を防止する効果がある。
【００１６】
【発明の実施の形態】
本発明の好ましい実施の形態について、図を用いて詳細に説明する。
以下に図１及び図３並びに図４及び図５を参照して、本発明の樹脂封止型半導体製造方法の実施の形態における各ステップについて説明する。
図１に示す本発明の樹脂封止型半導体装置の製造方法は、半導体基板形成ステップ、絶縁膜形成ステップ、電極配線形成ステップ、パッシベーション膜形成ステップ、下層電極配線形成ステップ、引出配線形成ステップ、電極配線変更ステップ及び効果領域引出配線形成ステップから構成する。
【００１７】
半導体基板形成ステップは、Ｓｉ（シリコン）で半導体装置の半導体素子群を含む半導体基板１０１を形成するステップである。
絶縁膜形成ステップは、半導体素子群を含む半導体基板１０１上にプラズマＣＶＤ（Chemical Vapor Deposition）で形成されたシリコン酸化などの絶縁膜１０２、塗布形成されたシリコン酸化膜（いわゆるＳＯＧ膜）の層間絶縁膜ａ１０４及びプラズマＣＶＤ酸化シリコン膜などでの層間絶縁膜ｂ１０５を形成するステップである。なお、符号ａ、ｂは２つの層間絶縁膜の下層側と上層側をそれぞれ示すものである。
【００１８】
電極配線形成ステップは、通常のフォトエッチングで層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５を除去して、多層配線構造の電極配線が繋がっている電極パッド１０９から多層配線構造の電極配線を形成するステップである。例えば３層配線構造の電極配線では、電極パッド１０９からの電極配線内に３層構造の配線、すなわち第１層配線（１ｓｔＡＬ）１０３、第２層配線（２ｎｄＡＬ）１０６、第３層配線（３ｒｄＡＬ）１０７を形成する。
【００１９】
パッシベーション膜形成ステップは、半導体装置の半導体素子を保護するために電極パッド１０９、層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５の上部にパッシベーション膜１０８を形成するステップである。パッシベーション膜１０８は膜厚が１．０μｍ〜２．０μｍであり、プラズマＣＶＤで形成したシリコン窒化膜で構成される。
【００２０】
下層電極配線形成ステップは、例えば３層配線構造では電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）の最上層配線２０２（３ｒｄＡＬ１０７）を除いた下層配線２０１（２ｎｄＡＬ１０６及び／又は１ｓｔＡＬ１０３）を用いて半導体基板１０１上の半導体素子と電極パッド１０９又は／及び半導体素子間を配線するように半導体基板１０１上に電極配線をレイアウトして配線するステップである。
【００２１】
引出配線形成ステップは、電極配線内の引出配線Ａ２１０の引出方向を最も近接する半導体チップ周辺上のコーナ５０１の方向又は／及び最も近接する半導体チップ周辺のエッジ５０２の方向と反対の方向に配線し、その引出配線Ａ２１０で半導体基板１０１上の半導体素子と電極パッド１０９間又は／及び半導体素子間を配線するように半導体基板１０１上に引出配線Ａ２１０を配線レイアウトして配線を行うステップである（図５参照）。
【００２２】
電極配線変更ステップは、電極配線内の最上層配線２０２で電極パッド１０９と半導体基板１０１上の半導体素子間を結ぶ場合（図４参照）、いったん、電極配線内の下層配線２０１で配線を行いビアホール４０１で最上層配線２０２に接続するためにビアホール４０１を含んだ形で半導体素子と電極パッド１０９間又は／及び半導体素子間を配線するように半導体チップ上にビアホール４０１を含む形で電極配線をレイアウト変更して配線を行うステップである。
【００２３】
効果領域引出配線形成ステップは、半導体チップ周辺のコーナ５０１から少なくとも４００μｍ以内又は／及び半導体チップ周辺のエッジ５０２から少なくとも２００μｍ以内に位置する全ての電極配線内の引出配線Ａ２１０に対して、その引出方向を最も近接する半導体チップ周辺のコーナ５０１の方向又は／及び最も近接する半導体チップ周辺のエッジ５０２の方向と反対方向とすることを含んだ形で半導体素子と電極パッド１０９間又は／及び半導体素子間を配線するように半導体基板１０１上に引出配線Ａ２１０をレイアウトして配線を行うステップである。
【００２４】
上記製造方法により製造された本発明にかかる樹脂封止型半導体装置の実施の形態の構造についてさらに詳細に説明する。図１に示す本発明の樹脂封止型半導体装置の半導体チップ例は、半導体基板１０１、絶縁膜１０２、層間絶縁膜ａ１０４、層間絶縁膜ｂ１０５、電極パッド１０９、３層配線構造の電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）及びパッシベーション膜１０８から構成されている。電極パッド１０９にはワイヤボンディング部１１０が設けられている。なお、図１(ｂ)では、ワイヤボンディング部１１０の接続ワイヤは図示省略している。
【００２５】
半導体素子群を含む半導体基板１０１上にプラズマＣＶＤで形成されたシリコン酸化などの絶縁膜１０２が設けられ、この上に塗布形成されたシリコン酸化膜（いわゆるＳＯＧ膜）の層間絶縁膜ａ１０４及びプラズマＣＶＤ酸化シリコン膜などの層間絶縁膜ｂ１０５で３層配線構造の電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）の各々の引出配線層間の層間絶縁膜ａ１０４（膜厚０．８μｍ）及び層間絶縁膜ｂ１０５（膜厚０．８μｍ）が形成されている。
【００２６】
３層配線構造の電極配線内の配線（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６、３ｒｄＡＬ１０７）には、Ａｌ（アルミニウム）に１％のＳｉ（シリコン）、０．５％のＣｕ（銅）を含有する材料の合金を用いる。また、各層の配線層厚は、１ｓｔＡＬ１０３／２ｎｄＡＬ１０６／３ｒｄＡＬ１０７＝０．６μｍ／０．９μｍ／１．３３μｍである。
【００２７】
電極パッド１０９は、通常のフォトエッチングで層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５を除去して、各層の電極配線が繋がっている。パッシベーション膜１０８は、電極配線、層間絶縁膜ａ１０４及び層間絶縁膜ｂ１０５の上部に半導体装置の半導体チップを保護するために形成されている。また、パッシベーション膜１０８は、プラズマＣＶＤで形成されたシリコン窒化膜で構成されており、その膜厚は１．０μｍ〜２．０μｍである。
【００２８】
次に、半導体チップサイズ６×３ｍｍの外周部付近（半導体チップのエッジから２００μｍ以内）に、１３０μｍ×１３０μｍの電極パッド１０９を２５個形成したテストサンプルを作成しエポキシ樹脂系のモールド樹脂を用いてモールド形成したサンプルを用いて、本発明の効果の確認を行った。
【００２９】
その方法は、発明の効果を比較するために電極パッド１０９からの電極配線内の引出配線Ｄ２４０を最上層配線２０２である３ｒｄＡＬ１０７を用いて配線したものと３ｒｄＡＬ１０７を除いた下層配線２０１（１ｓｔＡＬ１０３又は２ｎｄＡＬ１０６）から選定した下層配線２０１で配線したものを−６５゜Ｃと１５０゜Ｃの温度の液相に各々５分ずつ浸漬する温度サイクル試験を５００サイクル行った後で、パッシベーション膜１０８のクラック発生状況を調べて比較する方法で行った。
【００３０】
その結果、引出配線Ｄ２４０を最上層配線２０２である３ｒｄＡＬ１０７を用いて配線したものは、２台評価して合計８カ所（１６％＝８カ所÷２台÷２５カ所）にパッシベーション層上クラックの発生が検出された。その内、半導体チップ周辺のコーナ５０１から４００μｍ以内に位置する５カ所の電極パッド１０９から７カ所のパッシベーションのクラックを検出した。これらの５カ所の電極パッド１０９でのクラック発生率は、７０％（＝７カ所÷２台÷５カ所）の高発生率を示した。
【００３１】
一方、電極配線内の引出配線Ａ２１０を最上層配線である３ｒｄＡＬ１０７を除いた下層配線２０１（１ｓｔＡＬ１０３、２ｎｄＡＬ１０６）から選定した下層配線２０１で配線したものは、６台評価してパッシベーション膜１０８のクラック発生はゼロであった。この結果、電極パッド１０９からの電極配線内の引出配線Ａ２１０を最上層配線２０２である３ｒｄＡＬ１０７を除いた下層配線２０１（１ｓｔＡＬ１０３及び２ｎｄＡＬ１０６）から選定した下層配線２０１で配線することが、「段差」によるパッシベーション膜１０８のクラック発生防止に有効であることが確認された。
【００３２】
次に半導体チップ周辺のコーナ５０１及びエッジ５０２からの距離と剪断応力との関係の解析シミュレーションの結果を示した図７について説明する。この結果は、温度差Δｔ＝２１５℃の条件で、三次元モデルによる有限要素法によって求めたものである。図７中、プロットしてあるのは、対角線上の剪断応力である。
【００３３】
その結果は、図７に示すように剪断応力は半導体チップ内の位置により大きく変化し、半導体チップの周辺コーナ５０１からの距離が４００μｍ以内及び半導体チップエッジ５０２からの距離が２００μｍ以内の範囲では、半導体チップの中央部から半導体チップ周辺のコーナ５０１に向かって発生する剪断応力の影響が強いことがわかった。
【００３４】
図８に示すように、チップ外周方向に引出配線を設けると、引出配線とパッドに加わる剪断応力によって、引出配線とパッドの接続部の凹部コーナにモーメントが働き凹部コーナに応力が集中し、クラックが発生しやすくなるが、反対方向に引き出すことで、これが防止できるものと考えられる。
【００３５】
また、その結果パッシベーション膜のクラックが発生しなくなることから、電極配線内の引出配線Ａ２１０を半導体チップ周辺の最も近接したコーナ５０１又は／及びエッジ５０２の方向と反対の方向に配備することがパッシベーション膜１０８でのクラックの発生防止に有効であると考えられる。
【００３６】
図５は、上記結果の実施例を示したものである。また、図６は従来行われていた電極配線内の引出配線Ｄ２４０の例であり、引出配線Ｄ２４０は任意の方向でレイアウトしていた。このため、引出配線Ｄ２４０は半導体チップ周辺のコーナ５０１の方向への配備も普通に行われていた。
【００３７】
以上によれば、本実施の形態において、次のような効果を得ることができる。最上層より下層の配線で引出部を形成することにより、封止樹脂の熱応力によって剪断応力が最上層の配線上部に発生することを効果的に防止することができ、その結果、パッシベーション膜でのクラック発生を防止する効果がある。
【００３８】
また、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために電極配線内の引出配線の方向を半導体チップ周辺の最も近接するコーナ又は／及びエッジの方向と反対方向とすることで、電極配線のコーナなどにおけるパッシベーション膜のクラック発生を防止する効果がある。
【００３９】
さらに、半導体チップ周辺のコーナへの内部剪断応力の集中による影響を最小限にするために半導体チップ周辺のコーナ及び半導体チップ周辺のエッジから所定範囲に位置する全ての引出配線の引出方向を最も近接する半導体チップ周辺のコーナ又は／及びエッジへの方向と反対方向とすることで、パッシベーション膜のクラック発生を防止する効果がある。
【図面の簡単な説明】
【図１】 (ａ)は、本発明の樹脂封止型半導体装置の好ましい実施の形態の断面図、(ｂ)は、その平面図であり、(ａ)は、(ｂ)中の矢視断面を示している。
【図２】 (ａ)は、従来の半導体装置の断面図、(ｂ)は、その平面図であり、(ａ)は、(ｂ)中の矢視断面を示している。
【図３】 (ａ)は、本発明の樹脂封止型半導体装置の２層配線の実施の形態の断面図、(ｂ)は、その平面図であり、(ａ)は、(ｂ)中の矢視断面を示している。
【図４】 (ａ)は、本発明の樹脂封止型半導体装置の製造方法の好ましい実施の形態の電極配線変更ステップにおける最上層の電極配線を用いて半導体チップ上の電極配線と半導体素子間を結ぶ様子を示す断面図、(ｂ)は、その平面図である。
【図５】引出配線形成ステップにおける電極配線内の引出配線の引出方向の例を示した半導体装置の平面図である。
【図６】従来行われていた電極配線内の引出配線の例を示した半導体装置の平面図である。
【図７】半導体チップ周辺のコーナ及びエッジからの距離と剪断応力との関係を解析シミュレーションした結果を示したグラフ図である。
【図８】チップ外周方向に引出配線を設けた場合の、凹部コーナへの応力集中の様子を示す模式図である。
【符号の説明】
１０１ 半導体基板
１０２ 絶縁膜
１０３ 第１層配線（１ｓｔＡＬ）
１０４ 層間絶縁膜ａ
１０５ 層間絶縁膜ｂ
１０６ 第２層配線（２ｎｄＡＬ）
１０７ 第３層配線（３ｒｄＡＬ）
１０８ パッシベーション膜
１０９ 電極パッド
１１０ ワイヤボンディング
２０１ 下層配線
２０２ 最上層配線
２１０ 引出配線Ａ（下層電極配線使用）
２２０ 引出配線Ｂ（２ｎｄＡＬ使用）
２３０ 引出配線Ｃ（３ｒｄＡＬ使用）
２４０ 引出配線Ｄ（最上層電極配線使用）
４０１ ビアホール
５０１ 半導体チップ周辺のコーナ
５０２ 半導体チップ周辺のエッジ
６０１ クラック
Claims (6)
- 半導体チップの半導体素子群を含む半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に設けられた電極パッドから多層配線構造に形成された電極配線と、
前記絶縁膜上及び前記電極配線上に形成されたパッシベーション膜と、
前記電極配線内の引出配線は前記電極配線の最上層電極配線を除く下層電極配線内から所定の前記引出配線を選定して前記引出配線のレイアウトを作成して形成された下層電極配線と、
前記電極配線内の前記引出配線は引出方向を最も近接する半導体チップ周辺のコーナの方向又は／及び最も近接する前記半導体チップ周辺のエッジの方向と反対方向とする前記引出配線のレイアウトを作成して形成された引出配線とを、
有する樹脂封止型半導体装置。 - 前記電極パッドと前記半導体基板上の半導体素子とを前記最上層電極配線で結ぶ場合、いったん前記最上層電極配線を除く前記下層電極配線内から所定の前記引出配線を選定して配線した後にビアホールで前記最上層電極配線に接続するように前記電極配線のレイアウトを変更して形成された電極配線とを、
更に有する請求項１に記載の樹脂封止型半導体装置。 - 前記半導体チップ周辺のコーナから少なくとも４００μｍ以内又は／及び前記半導体チップ周辺のエッジから少なくとも２００μｍ以内に位置する全ての前記引出配線の引出方向を最も近接する前記半導体チップ周辺のコーナの方向又は／及び最も近接する前記半導体チップ周辺のエッジの方向と反対方向とする前記引出配線のレイアウトを作成して形成された引出配線とを、
更に有する請求項１又は２に記載の樹脂封止型半導体装置。 - 半導体チップの半導体素子群を含む半導体基板を形成するための半導体基板形成ステップと、
前記半導体基板上に絶縁膜を形成するための絶縁膜形成ステップと、
前記絶縁膜上に設けられた電極パッドから多層配線構造の電極配線を形成するための電極配線形成ステップと、
前記絶縁膜上及び前記電極配線上にパッシベーション膜を形成するためのパッシベーション膜形成ステップと、
前記電極配線内の引出配線は前記電極配線の最上層電極配線を除く下層電極配線内から所定の前記引出配線を選定して前記引出配線のレイアウトを作成するための下層電極配線形成ステップと、
前記電極配線内の前記引出配線は引出方向を最も近接する半導体チップ周辺のコーナの方向又は／及び最も近接する前記半導体チップ周辺のエッジの方向と反対方向とする前記引出配線のレイアウトを作成するための引出配線形成ステップとを、
有する樹脂封止型半導体製造方法。 - 前記電極パッドと前記半導体基板上の半導体素子とを前記最上層電極配線で結ぶ場合、いったん前記最上層電極配線を除く前記下層電極配線内から所定の前記引出配線を選定して配線した後にビアホールで前記最上層電極配線に接続するように前記電極配線のレイアウトを変更するための電極配線変更ステップとを更に有する請求項４に記載の樹脂封止型半導体製造方法。
- 前記半導体チップ周辺のコーナから少なくとも４００μｍ以内又は／及び前記半導体チップ周辺のエッジから少なくとも２００μｍ以内に位置する全ての前記引出配線の引出方向を最も近接する前記半導体チップ周辺のコーナの方向又は／及び最も近接する前記半導体チップ周辺のエッジの方向と反対方向とする前記引出配線のレイアウトを作成するための効果領域引出配線形成ステップとを更に有する請求項４又は５に記載の樹脂封止型半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002276798A JP3941645B2 (ja) | 2002-09-24 | 2002-09-24 | 樹脂封止型半導体装置及び樹脂封止型半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002276798A JP3941645B2 (ja) | 2002-09-24 | 2002-09-24 | 樹脂封止型半導体装置及び樹脂封止型半導体製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004119415A JP2004119415A (ja) | 2004-04-15 |
| JP3941645B2 true JP3941645B2 (ja) | 2007-07-04 |
Family
ID=32272585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002276798A Expired - Fee Related JP3941645B2 (ja) | 2002-09-24 | 2002-09-24 | 樹脂封止型半導体装置及び樹脂封止型半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3941645B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5648658B2 (ja) | 2012-08-02 | 2015-01-07 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| JP5673627B2 (ja) * | 2012-08-03 | 2015-02-18 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
-
2002
- 2002-09-24 JP JP2002276798A patent/JP3941645B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004119415A (ja) | 2004-04-15 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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