JPH0621061A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621061A JPH0621061A JP17703192A JP17703192A JPH0621061A JP H0621061 A JPH0621061 A JP H0621061A JP 17703192 A JP17703192 A JP 17703192A JP 17703192 A JP17703192 A JP 17703192A JP H0621061 A JPH0621061 A JP H0621061A
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- Japan
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 樹脂封止型の多層配線層を有する半導体装置
において、内部応力発生に基づく層間絶縁膜のクラック
発生を防止し、それによる層間配線の短絡を防止する。 【構成】 配線幅の広い主電源配置された主電源配線層
を最上層以外の配線層例えば第一配線層に設け、主電源
配線層には、主電源配線（１２）とその他の配線（１
１）とが、所定の間隔例えば最小設計寸法間隔で分離さ
れてチップ周辺領域を除いて全面にわたって配置され
る。 【効果】 平坦化された配線構造を得ることができ、応
力の発生およびチップ周辺部への集中を小さくでき、目
的を達成することができる。
において、内部応力発生に基づく層間絶縁膜のクラック
発生を防止し、それによる層間配線の短絡を防止する。 【構成】 配線幅の広い主電源配置された主電源配線層
を最上層以外の配線層例えば第一配線層に設け、主電源
配線層には、主電源配線（１２）とその他の配線（１
１）とが、所定の間隔例えば最小設計寸法間隔で分離さ
れてチップ周辺領域を除いて全面にわたって配置され
る。 【効果】 平坦化された配線構造を得ることができ、応
力の発生およびチップ周辺部への集中を小さくでき、目
的を達成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に利用さ
れ、特に、多層配線層を有する半導体装置に関する。
れ、特に、多層配線層を有する半導体装置に関する。
【０００２】
【従来の技術】図３（ａ）、（ｂ）および（ｃ）は従来
の半導体装置の一例の製造方法を示す工程断面図で、図
４はその要部を示す平面図である。なお、図３は図４の
Ｂ−Ｂ′線に沿っての断面図である。
の半導体装置の一例の製造方法を示す工程断面図で、図
４はその要部を示す平面図である。なお、図３は図４の
Ｂ−Ｂ′線に沿っての断面図である。
【０００３】まず、図３（ａ）に示すように、トランジ
スタ等素子を形成した半導体基板３８に酸化膜３９を介
してアルミニウム等を用いて一層信号配線３１および一
層電源配線３２を形成する。次に、上層の配線層と電気
的に分離するため、例えばプラズマＣＶＤ法等による酸
化膜からなる層間絶縁膜４０で被覆し、一層電源配線３
２と二層電源配線３４とを接続するための開口部を形成
する。
スタ等素子を形成した半導体基板３８に酸化膜３９を介
してアルミニウム等を用いて一層信号配線３１および一
層電源配線３２を形成する。次に、上層の配線層と電気
的に分離するため、例えばプラズマＣＶＤ法等による酸
化膜からなる層間絶縁膜４０で被覆し、一層電源配線３
２と二層電源配線３４とを接続するための開口部を形成
する。
【０００４】次いで、図３（ｂ）に示すように、スパッ
タリング法等によりアルミニウムを被着し二層信号配線
３３と二層電源配線３４とを形成する。次に、上層の配
線層と電気的に分離するため例えばプラズマＣＶＤ法等
による酸化膜からなる層間絶縁膜４１で被覆し、第二配
線層と第三配線層とを接続するための所要の開口部を形
成する。
タリング法等によりアルミニウムを被着し二層信号配線
３３と二層電源配線３４とを形成する。次に、上層の配
線層と電気的に分離するため例えばプラズマＣＶＤ法等
による酸化膜からなる層間絶縁膜４１で被覆し、第二配
線層と第三配線層とを接続するための所要の開口部を形
成する。
【０００５】次いで、図３（ｃ）および図４に示すよう
に、スパッタリング法等によりアルミニウムを被着し三
層主電源配線３５を形成する。次に、半導体チップ３７
表面を保護するため、例えばプラズマＣＶＤ法等による
窒化膜からなる保護膜４２で被覆し、パッケージと接続
するためのボンディングパッド３６に対する開口部を形
成して半導体装置を完成させる。なお、図４においては
開口部の表示は省略してある。
に、スパッタリング法等によりアルミニウムを被着し三
層主電源配線３５を形成する。次に、半導体チップ３７
表面を保護するため、例えばプラズマＣＶＤ法等による
窒化膜からなる保護膜４２で被覆し、パッケージと接続
するためのボンディングパッド３６に対する開口部を形
成して半導体装置を完成させる。なお、図４においては
開口部の表示は省略してある。
【０００６】また、前述の配線は、アルミニウムに代え
て、アルミニウムに微量のシリコンあるいは銅、チタン
等を含む合金、タングステンシリサイド／アルミニウム
／タングステンシリサイド、もしくは窒化チタン／アル
ミニウム／窒化チタンの積層構造の配線とすることもあ
る。
て、アルミニウムに微量のシリコンあるいは銅、チタン
等を含む合金、タングステンシリサイド／アルミニウム
／タングステンシリサイド、もしくは窒化チタン／アル
ミニウム／窒化チタンの積層構造の配線とすることもあ
る。
【０００７】また、層間絶縁膜も、単層のプラズマ酸化
膜に代えて絶縁膜１／絶縁膜２／絶縁膜３の積層構造の
絶縁膜とすることもある。ここで絶縁膜１と３は通常例
えばプラズマＣＶＤ法等による同一絶縁膜が使用され、
絶縁膜２は有機あるいは無機系の液状絶縁物を塗布法に
て被着し比較的低温（２００〜５００°Ｃ）にて硬化形
成される絶縁膜が使用される。
膜に代えて絶縁膜１／絶縁膜２／絶縁膜３の積層構造の
絶縁膜とすることもある。ここで絶縁膜１と３は通常例
えばプラズマＣＶＤ法等による同一絶縁膜が使用され、
絶縁膜２は有機あるいは無機系の液状絶縁物を塗布法に
て被着し比較的低温（２００〜５００°Ｃ）にて硬化形
成される絶縁膜が使用される。
【０００８】ここで、従来の半導体装置の配線は、前述
した図３（ａ）〜（ｃ）および図４に示した第一配線層
および第二配線層に配線幅５μｍ以下の信号線（３１、
３３）と配線幅１３〜３０μｍで一部の電源配線（３
２、３４）が、第三配線層に配線幅５０〜３００μｍの
主電源配線（３５）と第一配線層および第二配線層で未
配置となった図外の信号線が配置・分配されていた。
した図３（ａ）〜（ｃ）および図４に示した第一配線層
および第二配線層に配線幅５μｍ以下の信号線（３１、
３３）と配線幅１３〜３０μｍで一部の電源配線（３
２、３４）が、第三配線層に配線幅５０〜３００μｍの
主電源配線（３５）と第一配線層および第二配線層で未
配置となった図外の信号線が配置・分配されていた。
【０００９】
【発明が解決しようとする課題】従来の半導体チップを
樹脂封止型パッケージに組込む場合、半導体装置を構成
する材質の熱膨張係数が、樹脂では２〜６×１０-5／
℃、アルミニウム等金属は１〜３×１０-5／℃、酸化硅
素等絶縁物は６〜２０×１０-7／℃と異なることによる
問題、すなわち、封止樹脂と半導体チップおよびリード
フレームの熱膨張係数の違いが原因で封止樹脂の収縮に
よる内部応力が存在する。特に、従来の半導体装置にお
いては、最上層の配線層に幅広い主電源配線が半導体チ
ップの周辺部に配置されているため応力が半導体チップ
の周辺部に集中しやすく、同部分の層間絶縁膜にクラッ
クが発生し、一層配線と二層配線、あるいは二層配線と
三層配線が短絡する課題があった。
樹脂封止型パッケージに組込む場合、半導体装置を構成
する材質の熱膨張係数が、樹脂では２〜６×１０-5／
℃、アルミニウム等金属は１〜３×１０-5／℃、酸化硅
素等絶縁物は６〜２０×１０-7／℃と異なることによる
問題、すなわち、封止樹脂と半導体チップおよびリード
フレームの熱膨張係数の違いが原因で封止樹脂の収縮に
よる内部応力が存在する。特に、従来の半導体装置にお
いては、最上層の配線層に幅広い主電源配線が半導体チ
ップの周辺部に配置されているため応力が半導体チップ
の周辺部に集中しやすく、同部分の層間絶縁膜にクラッ
クが発生し、一層配線と二層配線、あるいは二層配線と
三層配線が短絡する課題があった。
【００１０】層間絶縁膜のクラックは、特に、表面実装
の組み立て工程のように厳しい熱履歴に曝されるとき
に、高い頻度で発生している。
の組み立て工程のように厳しい熱履歴に曝されるとき
に、高い頻度で発生している。
【００１１】本発明の目的は、前記の課題を解決するこ
とにより、配線が層間で短絡することのない高品質な多
層配線層を有する半導体装置を提供することにある。
とにより、配線が層間で短絡することのない高品質な多
層配線層を有する半導体装置を提供することにある。
【００１２】
【作用】主電源配線層は、最上層以外の配線層でなく、
例えば最下層に設けられ、しかも幅の広い主電源配線
と、幅の小さいそれ以外の信号線および電源線が、それ
ぞれ例えば最小設計寸法間隔で、例えばチップ周辺の５
μｍ以上１００μｍ以下の領域を除いて、チップ全面に
配置される。
例えば最下層に設けられ、しかも幅の広い主電源配線
と、幅の小さいそれ以外の信号線および電源線が、それ
ぞれ例えば最小設計寸法間隔で、例えばチップ周辺の５
μｍ以上１００μｍ以下の領域を除いて、チップ全面に
配置される。
【００１３】これにより、主電源配線層上は平坦にな
り、その層間絶縁膜にかかる応力は小さくなり、かつチ
ップ周辺部に集中しなくなり、層間絶縁膜のクラックの
発生が防止され、層間配線の短絡を防止することができ
る。
り、その層間絶縁膜にかかる応力は小さくなり、かつチ
ップ周辺部に集中しなくなり、層間絶縁膜のクラックの
発生が防止され、層間配線の短絡を防止することができ
る。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の一実施例の要部を示す断面
図、および図２はその平面図で、図１は図２のＡ−Ａ′
線に沿う断面図である。
図、および図２はその平面図で、図１は図２のＡ−Ａ′
線に沿う断面図である。
【００１６】本実施例は、第一、第二および第三配線層
の三層配線層を有する半導体装置において、本発明の特
徴とするところの、半導体チップ１７の周辺５μｍ〜１
００μｍを離して、配線幅５０〜３００μｍの一層主電
源配線１２が配置され、その内側に、最小設計寸法間隔
０，８μｍずつ間隔を置いて一層信号配線１１が配置さ
れた第一配線層からなる主電源配線層を含んでいる。
の三層配線層を有する半導体装置において、本発明の特
徴とするところの、半導体チップ１７の周辺５μｍ〜１
００μｍを離して、配線幅５０〜３００μｍの一層主電
源配線１２が配置され、その内側に、最小設計寸法間隔
０，８μｍずつ間隔を置いて一層信号配線１１が配置さ
れた第一配線層からなる主電源配線層を含んでいる。
【００１７】そして、層間絶縁膜２０を介して第二配線
層に、二層信号配線１３および二層電源配線１４が配置
され、さらに層間絶縁膜２１を介して第三配線層に三層
信号配線１５が配置され、さらに全面を覆って保護膜２
２が形成されている。
層に、二層信号配線１３および二層電源配線１４が配置
され、さらに層間絶縁膜２１を介して第三配線層に三層
信号配線１５が配置され、さらに全面を覆って保護膜２
２が形成されている。
【００１８】また、パッケージの端子と接続を行うため
のボンディングパッド１６は保護膜２２上に設けられ、
図１の一層主電源配線１２のように、所定の配線と開口
部を介して接続される。なお、図１および図２において
は、前記図１の一層主電源配線１２の場合を除いて開口
部の表示は省略してある。
のボンディングパッド１６は保護膜２２上に設けられ、
図１の一層主電源配線１２のように、所定の配線と開口
部を介して接続される。なお、図１および図２において
は、前記図１の一層主電源配線１２の場合を除いて開口
部の表示は省略してある。
【００１９】なお、本実施例は前述の従来例と同様にし
て製造することができる。
て製造することができる。
【００２０】以上説明したように、本実施例では、配線
幅５０〜３００μｍの一層主電源配線１２と、複数の一
層信号配線１１とがそれぞれ、設計最小寸法間隔である
０．８μｍで分離されて、半導体チップ１７の周囲５μ
ｍ〜１００μｍ幅の領域を除き第一配線層を形成してい
るため、平坦化された配線構造となり、また最下層の配
線層にさらにチップ周辺を除いて幅広い主電源配線が配
置されているため、応力は緩和されるので層間絶縁膜に
クラックが生じる問題を解消することができる。
幅５０〜３００μｍの一層主電源配線１２と、複数の一
層信号配線１１とがそれぞれ、設計最小寸法間隔である
０．８μｍで分離されて、半導体チップ１７の周囲５μ
ｍ〜１００μｍ幅の領域を除き第一配線層を形成してい
るため、平坦化された配線構造となり、また最下層の配
線層にさらにチップ周辺を除いて幅広い主電源配線が配
置されているため、応力は緩和されるので層間絶縁膜に
クラックが生じる問題を解消することができる。
【００２１】なお、前記実施例においては、主電源配線
を最下層の第一配線層としたけれども、これは最上層以
外の配線層例えば第二配線層であってもよい。
を最下層の第一配線層としたけれども、これは最上層以
外の配線層例えば第二配線層であってもよい。
【００２２】
【発明の効果】以上説明したように、本発明は、配線幅
の広い主電源配線が配置される主電源配線層を最上層以
外の配線層例えば最下層の第一配線層に設け、しかも半
導体チップの周辺領域を除いて、主電源配線とそれ以外
の配線とで例えば最小設計寸法間隔をおいて全面を覆う
ように配置されるので、平坦化された配線構造を得るこ
とで応力が小さくなりさらにチップ周辺に集中すること
がないので、層間絶縁膜のクラックの発生が防止され、
配線の層間短絡を防止し、装置の品質を向上できる効果
がある。
の広い主電源配線が配置される主電源配線層を最上層以
外の配線層例えば最下層の第一配線層に設け、しかも半
導体チップの周辺領域を除いて、主電源配線とそれ以外
の配線とで例えば最小設計寸法間隔をおいて全面を覆う
ように配置されるので、平坦化された配線構造を得るこ
とで応力が小さくなりさらにチップ周辺に集中すること
がないので、層間絶縁膜のクラックの発生が防止され、
配線の層間短絡を防止し、装置の品質を向上できる効果
がある。
【図１】本発明の一実施例の要部を示す断面図。
【図２】本発明の一実施例の要部を示す平面図。
【図３】従来例の製造方法を示す工程断面図。
【図４】従来例の要部を示す平面図。
１１、３１ 一層信号配線 １２ 一層主電源配線 １３、３３ 二層信号配線 １４、３４ 二層電源配線 １５ 三層信号配線 １６、３６ ボンディングパッド １７、３７ 半導体チップ １８、３８ 半導体基板 １９、３９ 酸化膜 ２０、２１、４０、４１ 層間絶縁膜 ２２、４２ 保護膜 ３２ 一層電源配線 ３５ 三層主電源配線
Claims (2)
- 【請求項１】 多層配線層を有する半導体装置におい
て、 最上層の配線層以外の配線層であって、主電源配線とこ
の主電源配線以外の複数の配線とが、それぞれ所定の間
隔で分離されて当該配線層の周辺部を除く全面にわたっ
て配置された主電源配線層を含むことを特徴とする半導
体装置。 - 【請求項２】 前記主電源配線層は、最下層の配線層で
ある請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17703192A JPH0621061A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17703192A JPH0621061A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621061A true JPH0621061A (ja) | 1994-01-28 |
Family
ID=16023942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17703192A Pending JPH0621061A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621061A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316715B1 (ko) * | 1999-09-17 | 2001-12-12 | 윤종용 | 다층 금속 배선을 구비하는 반도체 장치 |
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| CN100449707C (zh) * | 2004-08-19 | 2009-01-07 | 恩益禧电子股份有限公司 | 半导体器件 |
-
1992
- 1992-07-03 JP JP17703192A patent/JPH0621061A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| KR100316715B1 (ko) * | 1999-09-17 | 2001-12-12 | 윤종용 | 다층 금속 배선을 구비하는 반도체 장치 |
| CN100449707C (zh) * | 2004-08-19 | 2009-01-07 | 恩益禧电子股份有限公司 | 半导体器件 |
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