JPH0373136B2 - - Google Patents
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- JPH0373136B2 JPH0373136B2 JP57164839A JP16483982A JPH0373136B2 JP H0373136 B2 JPH0373136 B2 JP H0373136B2 JP 57164839 A JP57164839 A JP 57164839A JP 16483982 A JP16483982 A JP 16483982A JP H0373136 B2 JPH0373136 B2 JP H0373136B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Description
【発明の詳細な説明】
本発明は半導体装置、特に半導体集積回路装置
（以下ICと称する）の内部配線保護技術に関する
ものである。
（以下ICと称する）の内部配線保護技術に関する
ものである。
近年バイポーラIC等において高集積化が進み、
配線が多層化されるに伴い層間絶縁膜やパツシベ
ーシヨン膜として耐熱性、微細加工性等にすぐれ
たポリイミド系樹脂膜などの有機高分子絶縁材料
膜が用いられることが多くなつた。ところで、半
導体基体の一主面に形成された複数個の半導体素
子とこれら半導体素子を電気的に接続するAl配
線と前述のポリイミド系樹脂を用いた層間絶縁膜
とを具備するチツプをモールド体で封止してなる
樹脂封止ICにおいてチツプの周辺近傍（周縁よ
り40〜50μｍ程度）で耐湿性が劣化し、特に１層
目のAl配線の水分による粒界腐食が生じやすい
ことを本願発明者が発見した。このような劣化の
原因は、ポリイミド系樹脂が下地のPSGやSiO2
との接着性がよわく、樹脂モールド時の樹脂の硬
化によりICチツプに対して大きな外部応力（例
えば60Kg／cm2）が加わり、チツプ周辺においてポ
リイミド系樹脂のはく離、すなわち軟質のポリイ
ミド系樹脂と硬いSiO2系の下地膜の界面での変
形、ずれ、はがれによる密着不良の状態が生じる
ためと考えられる。このような樹脂のはく離は半
導体チツプの寸法が大きくなる程、モールド体の
収縮による応力が大きくなり、周辺部でのはがれ
が顕著となる。
配線が多層化されるに伴い層間絶縁膜やパツシベ
ーシヨン膜として耐熱性、微細加工性等にすぐれ
たポリイミド系樹脂膜などの有機高分子絶縁材料
膜が用いられることが多くなつた。ところで、半
導体基体の一主面に形成された複数個の半導体素
子とこれら半導体素子を電気的に接続するAl配
線と前述のポリイミド系樹脂を用いた層間絶縁膜
とを具備するチツプをモールド体で封止してなる
樹脂封止ICにおいてチツプの周辺近傍（周縁よ
り40〜50μｍ程度）で耐湿性が劣化し、特に１層
目のAl配線の水分による粒界腐食が生じやすい
ことを本願発明者が発見した。このような劣化の
原因は、ポリイミド系樹脂が下地のPSGやSiO2
との接着性がよわく、樹脂モールド時の樹脂の硬
化によりICチツプに対して大きな外部応力（例
えば60Kg／cm2）が加わり、チツプ周辺においてポ
リイミド系樹脂のはく離、すなわち軟質のポリイ
ミド系樹脂と硬いSiO2系の下地膜の界面での変
形、ずれ、はがれによる密着不良の状態が生じる
ためと考えられる。このような樹脂のはく離は半
導体チツプの寸法が大きくなる程、モールド体の
収縮による応力が大きくなり、周辺部でのはがれ
が顕著となる。
本願発明者は上記した点にかんがみ、ICチツ
プ周辺部に保護電極を形成し、内部配線が形成さ
れる領域に外部応力が加わるのを防止することに
着想した。したがつて本発明の一つの目的は多層
配線化された樹脂封止型ICの耐湿性を向上する
ことにあり、又、他の目的は樹脂封止の際の応力
によるICチツプ表面の配線の移動（ズレ）を防
止することにある。
プ周辺部に保護電極を形成し、内部配線が形成さ
れる領域に外部応力が加わるのを防止することに
着想した。したがつて本発明の一つの目的は多層
配線化された樹脂封止型ICの耐湿性を向上する
ことにあり、又、他の目的は樹脂封止の際の応力
によるICチツプ表面の配線の移動（ズレ）を防
止することにある。
この発明の望ましい形態の一つは、第１図に示
すようにICチツプ１上において、内部配線２ａ，
２ｂ形成領域を取り囲むように、チツプ周辺の下
地半導体３に接続する金属からなる保護電極４を
多層の絶縁膜５を貫通して設けたものである。
すようにICチツプ１上において、内部配線２ａ，
２ｂ形成領域を取り囲むように、チツプ周辺の下
地半導体３に接続する金属からなる保護電極４を
多層の絶縁膜５を貫通して設けたものである。
この発明の望ましい形態の他の一つは第２図に
示すようにICチツプにおいて、内部配線２ａ，
２ｂ形成領域を取り囲むようにチツプ周辺の下地
半導体３表面に形成した凹部７又は段部に接続す
る金属からなる保護用電極４を多層の絶縁膜５を
貫通して設けたものである。
示すようにICチツプにおいて、内部配線２ａ，
２ｂ形成領域を取り囲むようにチツプ周辺の下地
半導体３表面に形成した凹部７又は段部に接続す
る金属からなる保護用電極４を多層の絶縁膜５を
貫通して設けたものである。
以下本発明をいくつかの実施例にそつて詳述す
る。
る。
第３図は本発明の一実施例を示すICチツプの
模式的平面図であり、第４図は第３図に示すチツ
プ１のＶ−Ｖ線にそつて切断した拡大断面図であ
り、又、第５図は第３図に示すチツプ１のボンデ
イングパツド部を含む−線にそつて切断した
拡大断面図である。
模式的平面図であり、第４図は第３図に示すチツ
プ１のＶ−Ｖ線にそつて切断した拡大断面図であ
り、又、第５図は第３図に示すチツプ１のボンデ
イングパツド部を含む−線にそつて切断した
拡大断面図である。
第４図において、３はSi半導体基体でありその
表面には図示されないが半導体素子を構成する拡
散層が形成されている。８は酸化膜（SiO2膜）
でその表面にPSG等のリン酸化膜を被覆する場
合もある。５ａ，５ｂはポリイミド系樹脂（例え
ばポリイミド・イソインドロキナゾリンジオン）
を液状で回転塗布し熱硬化させた層間絶縁膜、２
ａは第１層Al配線、２ｂは第２層Al配線、４は
２層の保護電極で２層の層間絶縁膜５ａ，５ｂに
あけた貫通孔６に充填し下地Si基体３に接続す
る。９はボンデイングパツドで第５図に示すよう
に２層目のAl配線２ａの一部として形成され、
上層の層間絶縁膜５ｂを大きく窓開してパツドの
表面を露出するものである。
表面には図示されないが半導体素子を構成する拡
散層が形成されている。８は酸化膜（SiO2膜）
でその表面にPSG等のリン酸化膜を被覆する場
合もある。５ａ，５ｂはポリイミド系樹脂（例え
ばポリイミド・イソインドロキナゾリンジオン）
を液状で回転塗布し熱硬化させた層間絶縁膜、２
ａは第１層Al配線、２ｂは第２層Al配線、４は
２層の保護電極で２層の層間絶縁膜５ａ，５ｂに
あけた貫通孔６に充填し下地Si基体３に接続す
る。９はボンデイングパツドで第５図に示すよう
に２層目のAl配線２ａの一部として形成され、
上層の層間絶縁膜５ｂを大きく窓開してパツドの
表面を露出するものである。
この実施例では第３図に示されるようにチツプ
周辺に一層目のAl配線２ａが走つており、かつ
ボンデイングパツド９が形成されない外部応力に
対して弱い部分に保護電極４を設けてある。第４
図で示すように保護電極４は一層目のAl配線２
ａ附近（チツプ周辺部分）に加わろうとする外部
応力を吸収しポリイミド樹脂膜の下地からのはく
離を防止する。第５図はボンデイングパツド近傍
では下地とコンタクトする電極が形成され、これ
が保護電極の役目をして外部応力に対し補強され
た構造となつていることを示している。
周辺に一層目のAl配線２ａが走つており、かつ
ボンデイングパツド９が形成されない外部応力に
対して弱い部分に保護電極４を設けてある。第４
図で示すように保護電極４は一層目のAl配線２
ａ附近（チツプ周辺部分）に加わろうとする外部
応力を吸収しポリイミド樹脂膜の下地からのはく
離を防止する。第５図はボンデイングパツド近傍
では下地とコンタクトする電極が形成され、これ
が保護電極の役目をして外部応力に対し補強され
た構造となつていることを示している。
このような構成を有する本発明によれば下記の
理由により発明の目的が達成できる。
理由により発明の目的が達成できる。
(1) 層間絶縁膜として使われている有機性のポリ
イミド系樹脂は他の無機性のガラス膜と比較し
て膜硬度が小さく応力を受けた場合特にチツプ
周辺部で変形し、下地膜から離やずれを起こす
ことは前述したごとくである。そこで本発明の
ようにチツプ周辺に絶縁膜の貫通孔（スルーホ
ール）を通して下地半導体に保護電極を設ける
ことにより、これが応力に対する堤防の役目を
して内部配線の形成される領域に応力が加わる
のを防止し、下地と層間絶縁膜との間の密着性
不良を生じにくくし、その結果耐湿性を向上
し、チツプ周辺のAl配線（特に第１層の配線）
の腐食を防止できる。
イミド系樹脂は他の無機性のガラス膜と比較し
て膜硬度が小さく応力を受けた場合特にチツプ
周辺部で変形し、下地膜から離やずれを起こす
ことは前述したごとくである。そこで本発明の
ようにチツプ周辺に絶縁膜の貫通孔（スルーホ
ール）を通して下地半導体に保護電極を設ける
ことにより、これが応力に対する堤防の役目を
して内部配線の形成される領域に応力が加わる
のを防止し、下地と層間絶縁膜との間の密着性
不良を生じにくくし、その結果耐湿性を向上
し、チツプ周辺のAl配線（特に第１層の配線）
の腐食を防止できる。
(2) 金属よりなる保護電極は配線形成時のAl蒸
着膜を重ねて形成するものでありSi等の下地半
導体表面に対する接着性は大きく、積層した金
属層は多層の絶縁膜よりも機械的強度が大きい
ため外部応力に対して充分に耐えることができ
る。
着膜を重ねて形成するものでありSi等の下地半
導体表面に対する接着性は大きく、積層した金
属層は多層の絶縁膜よりも機械的強度が大きい
ため外部応力に対して充分に耐えることができ
る。
(3) 第２図で示したように下地基板周辺部にエツ
チングによる凹部又は段部（周辺側が低く内部
側が高い段部）を形成しておき、この凹部又は
段部にかかるように保護電極となる金属を設け
ることにより、外部応力による横方向の移動を
阻止する効果はより一層大となる。
チングによる凹部又は段部（周辺側が低く内部
側が高い段部）を形成しておき、この凹部又は
段部にかかるように保護電極となる金属を設け
ることにより、外部応力による横方向の移動を
阻止する効果はより一層大となる。
(4) 保護電極はチツプの全周を完全に囲む構造と
する必要は必ずしもない。すなわちチツプ周辺
には電極を外部に取り出すためのワイヤボンデ
イングパツドが設けられており、その近傍には
第５図で示すように基板とコンタクトする金属
配線が走つているため、外部応力に対しては比
較的に補強された構造となつている。このため
層間絶縁膜のはく離は生じにくいのでボンデイ
ングパツドが形成されない外部応力に対して弱
い部分にのみ保護電極を設けても本発明の効果
を得ることができる。
する必要は必ずしもない。すなわちチツプ周辺
には電極を外部に取り出すためのワイヤボンデ
イングパツドが設けられており、その近傍には
第５図で示すように基板とコンタクトする金属
配線が走つているため、外部応力に対しては比
較的に補強された構造となつている。このため
層間絶縁膜のはく離は生じにくいのでボンデイ
ングパツドが形成されない外部応力に対して弱
い部分にのみ保護電極を設けても本発明の効果
を得ることができる。
上記実施例で述べた本発明によれば、チツプ周
辺の要部に設けられた保護電極が、樹脂モールド
時に外部から加えられた応力を吸収し、チツプ周
辺におけるポリイミド樹脂膜と下地（SiO2膜）
とのはく離を防止する。その結果、多層配線構造
を有するICの耐湿性の向上を図ることができる。
本発明は３層、４層、５層と配線の多層化が進む
ほどその効果が大きくあらわれるものである。
辺の要部に設けられた保護電極が、樹脂モールド
時に外部から加えられた応力を吸収し、チツプ周
辺におけるポリイミド樹脂膜と下地（SiO2膜）
とのはく離を防止する。その結果、多層配線構造
を有するICの耐湿性の向上を図ることができる。
本発明は３層、４層、５層と配線の多層化が進む
ほどその効果が大きくあらわれるものである。
第６図〜第１２図は第２図で示す構造をもつ本
発明の一実施例をその製造プロセスに沿つて示し
たICチツプの一部工程断面図である。
発明の一実施例をその製造プロセスに沿つて示し
たICチツプの一部工程断面図である。
(1) Si半導体基体３（ウエハ）の一主面に通常の
ICプロセスに従つて第６図に示すように半導
体素子を構成するための拡散層１０を形成す
る。チツプの周辺部となる半導体基体表面には
拡散マスクとして用いたフイールド酸化膜８が
残つている。
ICプロセスに従つて第６図に示すように半導
体素子を構成するための拡散層１０を形成す
る。チツプの周辺部となる半導体基体表面には
拡散マスクとして用いたフイールド酸化膜８が
残つている。
(2) 周辺部のフイールド酸化膜８の一部を除去
し、第７図に示すように酸化膜８をマスクとし
て半導体基体を選択エツチし凹部（又は段部）
７を形成する。この凹部形成のためのエツチン
グは例えばSi半導体基体の結晶面とアルカリ性
エツチ液を選ぶ異方性エツチング法を利用して
急岐な斜面をもつ凹部７を形成することが望ま
しい。
し、第７図に示すように酸化膜８をマスクとし
て半導体基体を選択エツチし凹部（又は段部）
７を形成する。この凹部形成のためのエツチン
グは例えばSi半導体基体の結晶面とアルカリ性
エツチ液を選ぶ異方性エツチング法を利用して
急岐な斜面をもつ凹部７を形成することが望ま
しい。
(3) コンタクトホトエツチを行なつた後、Al蒸
着、（又はスパツタ）パターニングエツチを行
なつて、第８図に示すように第１層の配線層２
ａを形成すると同時に保護電極の第１層部分４
ａを上記凹部（又は段部）７にかかるように形
成する。
着、（又はスパツタ）パターニングエツチを行
なつて、第８図に示すように第１層の配線層２
ａを形成すると同時に保護電極の第１層部分４
ａを上記凹部（又は段部）７にかかるように形
成する。
(4) 全面にポリイミド樹脂を回転塗布法により塗
布し、第９図に示すように第１層の層間絶縁膜
５ａを形成する。
布し、第９図に示すように第１層の層間絶縁膜
５ａを形成する。
(5) 層間絶縁膜５ａにスルーホールエツチを行な
つた後、Alを蒸着（又はスパツタ）し、パタ
ーニングエツチして第１０図に示すように、第
２層の配線層2bを形成するとともに、保護電
極の第１層部分４ａに重ねてこれと接続する第
２層分４ｂを形成する。
つた後、Alを蒸着（又はスパツタ）し、パタ
ーニングエツチして第１０図に示すように、第
２層の配線層2bを形成するとともに、保護電
極の第１層部分４ａに重ねてこれと接続する第
２層分４ｂを形成する。
(6) 全面にポリイミド樹脂を塗布し第１１図に示
すように第２層の層間絶縁膜（又はパツシベー
シヨン膜）５ｂを形成する。
すように第２層の層間絶縁膜（又はパツシベー
シヨン膜）５ｂを形成する。
(7) 第２層の層間絶縁膜５ｂにスルーホールをあ
け、Al蒸着を行なつて第１２図に示すように
保護電極の第２層部分４ｂに重ねて最上層部分
４ｃを形成する。図示されないがチツプ周辺の
他の部分では保護電極と同じ保護機能をもつボ
ンデイングパツドが同じAl蒸着工程により形
成される。
け、Al蒸着を行なつて第１２図に示すように
保護電極の第２層部分４ｂに重ねて最上層部分
４ｃを形成する。図示されないがチツプ周辺の
他の部分では保護電極と同じ保護機能をもつボ
ンデイングパツドが同じAl蒸着工程により形
成される。
このように保護電極の形成はICチツプの多層
配線と同時にかつ通常の技術を用い（マスクパタ
ーンを変えるのみでよい）て行えるため特別な工
程を付加する必要がない。
配線と同時にかつ通常の技術を用い（マスクパタ
ーンを変えるのみでよい）て行えるため特別な工
程を付加する必要がない。
本発明は前記実施例以外に多くの変形実施例を
有するものである。前記実施例ではポリイミド樹
脂膜を例にとり説明したがこれ以外の有機材料
膜、例えばシリコーン系樹脂膜等も下地と膜硬度
が異なり、外部応力の影響をうけやすいので本発
明の適用は有効となる。また有機樹脂以外のもの
（例えばSiO2膜、PSG膜、SiN膜等）を層間絶縁
膜（パツシベーシヨン膜）として用いたICにも
本発明の適用は有効である。
有するものである。前記実施例ではポリイミド樹
脂膜を例にとり説明したがこれ以外の有機材料
膜、例えばシリコーン系樹脂膜等も下地と膜硬度
が異なり、外部応力の影響をうけやすいので本発
明の適用は有効となる。また有機樹脂以外のもの
（例えばSiO2膜、PSG膜、SiN膜等）を層間絶縁
膜（パツシベーシヨン膜）として用いたICにも
本発明の適用は有効である。
SiO2膜やPSG膜の場合は膜質が硬いため、樹
脂封止時等に外部応力が働いた場合、ポリイミド
樹脂のように、はく離状態にならず、クラツクが
生じたり、ICチツプ表面のAl配線ごと移動させ
て断線破壊させたりしやすくなる。
脂封止時等に外部応力が働いた場合、ポリイミド
樹脂のように、はく離状態にならず、クラツクが
生じたり、ICチツプ表面のAl配線ごと移動させ
て断線破壊させたりしやすくなる。
本発明を用いれば、これらを防止することも可
能となる。この場合、外部からの強い応力より内
部配線を保護する目的からチツプ周辺部に凹部を
設け、その上に保護電極を形成する構造とするこ
とが望ましい。すなわち保護電極はチツプ周辺部
に設けられた凹でしつかりと固定され横方向へ移
動しにくくなるので、外部応力吸収効果がたかめ
られる。
能となる。この場合、外部からの強い応力より内
部配線を保護する目的からチツプ周辺部に凹部を
設け、その上に保護電極を形成する構造とするこ
とが望ましい。すなわち保護電極はチツプ周辺部
に設けられた凹でしつかりと固定され横方向へ移
動しにくくなるので、外部応力吸収効果がたかめ
られる。
なお、チツプ周辺部に凹部を設ける以外に第１
３図に示すように段部１１を設け、その上に保護
電極を形成する構造としても同様な効果が得られ
る。
３図に示すように段部１１を設け、その上に保護
電極を形成する構造としても同様な効果が得られ
る。
また、保護電極をチツプの全周を完全に囲むよ
うに形成してもよいことは、いうまでもない。
うに形成してもよいことは、いうまでもない。
また、多層ではなく一層配線構造を有するIC
にも本発明は適用できる。
にも本発明は適用できる。
本発明はSi基板を用いたバイポーラIC（又は単
体）、GaAsを用いたIC（又は単体）等に用いて有
効である。
体）、GaAsを用いたIC（又は単体）等に用いて有
効である。
第１図は本発明の一つの形態を示す要部正面断
面斜面図である。第２図は本発明の一つの形態を
示す要部正面断面図である。第３図は本発明の一
実施例を示すICチツプの模式的平面図、第４図
は第３図のチツプにおけるＶ−Ｖ線切断拡大断面
図、第５図は同じく−線切断拡大断面図であ
る。第６図〜第１２図は本発明の他の一実施例の
ICチツプをその製造プロセスで示す工程断面図
である。第１３図は本発明の他の実施例を説明す
るための断面図である。 １……ICチツプ、２ａ，２ｂ……内部配線層、
３……半導体基体、４……保護電極、５，５ａ，
５ｂ……層間絶縁膜。
面斜面図である。第２図は本発明の一つの形態を
示す要部正面断面図である。第３図は本発明の一
実施例を示すICチツプの模式的平面図、第４図
は第３図のチツプにおけるＶ−Ｖ線切断拡大断面
図、第５図は同じく−線切断拡大断面図であ
る。第６図〜第１２図は本発明の他の一実施例の
ICチツプをその製造プロセスで示す工程断面図
である。第１３図は本発明の他の実施例を説明す
るための断面図である。 １……ICチツプ、２ａ，２ｂ……内部配線層、
３……半導体基体、４……保護電極、５，５ａ，
５ｂ……層間絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の一主面に形成された複数個の半
導体素子を電気的に接続する配線層と、前記半導
体基体および配線層を覆うように形成された絶縁
膜とを具備する半導体チツプからなる半導体装置
において、チツプ外周とチツプ周辺に形成された
配線層との間に前記半導体基体に接続する導体層
を上記絶縁膜を貫通して、かつチツプ辺に沿つて
設けたことを特徴とする半導体装置。 ２ 半導体装置の一主面に形成された複数個の半
導体素子を電気的に接続する配線層と、前記半導
体基体および配線層を覆うように形成された絶縁
膜とを具備する半導体チツプからなる半導体装置
において、チツプ外周とチツプ周辺に形成された
配線層との間に前記半導体基体表面に形成した凹
部又は段部に接続する導体層を上記絶縁膜を貫通
して、かつチツプ辺に沿つて設けたことを特徴と
する半導体装置。 ３ 上記絶縁膜は有機絶縁材料からなる特許請求
の範囲第１項又は第２項記載の半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164839A JPS5955037A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置 |
| KR1019830002968A KR910007101B1 (ko) | 1982-09-24 | 1983-06-30 | 반도체 장치 |
| FR8312879A FR2533750B1 (fr) | 1982-09-24 | 1983-08-04 | Dispositif electronique, notamment dispositif a circuits integres a semiconducteurs |
| DE3331624A DE3331624C2 (de) | 1982-09-24 | 1983-09-01 | Halbleiteranordnung mit Schutzmetalleinrichtung |
| GB08324765A GB2128025B (en) | 1982-09-24 | 1983-09-15 | Protective electrode for electronic device |
| IT8322982A IT1168293B (it) | 1982-09-24 | 1983-09-23 | Dispositivo elettronico includente una piastrina comprendente un substrato ed una struttura di collegamento elettrico formata su una superfice maggiore del substrato e costituita da una pellicola elettricamente isolante e da uno strato di collegamento metallico |
| US07/188,080 US4841354A (en) | 1982-09-24 | 1988-04-28 | Electronic device with peripheral protective electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164839A JPS5955037A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955037A JPS5955037A (ja) | 1984-03-29 |
| JPH0373136B2 true JPH0373136B2 (ja) | 1991-11-20 |
Family
ID=15800899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164839A Granted JPS5955037A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4841354A (ja) |
| JP (1) | JPS5955037A (ja) |
| KR (1) | KR910007101B1 (ja) |
| DE (1) | DE3331624C2 (ja) |
| FR (1) | FR2533750B1 (ja) |
| GB (1) | GB2128025B (ja) |
| IT (1) | IT1168293B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006224220A (ja) * | 2005-02-16 | 2006-08-31 | Seiko Epson Corp | Ｍｅｍｓ素子およびｍｅｍｓ素子の製造方法 |
| JP4608208B2 (ja) * | 2003-12-25 | 2011-01-12 | セイコーエプソン株式会社 | 電子回路装置及びその製造方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138940A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| US4656055A (en) * | 1984-12-07 | 1987-04-07 | Rca Corporation | Double level metal edge seal for a semiconductor device |
| IT1185731B (it) * | 1984-12-07 | 1987-11-12 | Rca Corp | Sistema metallico di tenuta marginale,a due livelli,per un dispositivo semicondutore |
| US5111276A (en) * | 1985-03-19 | 1992-05-05 | National Semiconductor Corp. | Thick bus metallization interconnect structure to reduce bus area |
| JPS61283160A (ja) * | 1985-06-10 | 1986-12-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0715970B2 (ja) * | 1985-09-26 | 1995-02-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS62194644A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2557898B2 (ja) * | 1987-07-31 | 1996-11-27 | 株式会社東芝 | 半導体装置 |
| JPH077783B2 (ja) * | 1988-03-18 | 1995-01-30 | 株式会社東芝 | 電気的接続部に銅もしくは銅合金製金属細線を配置する半導体装置 |
| US5187558A (en) * | 1989-05-08 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Stress reduction structure for a resin sealed semiconductor device |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| SE465193B (sv) * | 1989-12-06 | 1991-08-05 | Ericsson Telefon Ab L M | Foer hoegspaenning avsedd ic-krets |
| JP3144817B2 (ja) * | 1990-03-23 | 2001-03-12 | 株式会社東芝 | 半導体装置 |
| JPH04256371A (ja) * | 1991-02-08 | 1992-09-11 | Toyota Autom Loom Works Ltd | 半導体装置及びその製造方法 |
| US5252382A (en) * | 1991-09-03 | 1993-10-12 | Cornell Research Foundation, Inc. | Interconnect structures having patterned interfaces to minimize stress migration and related electromigration damages |
| US5430325A (en) * | 1992-06-30 | 1995-07-04 | Rohm Co. Ltd. | Semiconductor chip having dummy pattern |
| US5306945A (en) * | 1992-10-27 | 1994-04-26 | Micron Semiconductor, Inc. | Feature for a semiconductor device to reduce mobile ion contamination |
| US5439731A (en) * | 1994-03-11 | 1995-08-08 | Cornell Research Goundation, Inc. | Interconnect structures containing blocked segments to minimize stress migration and electromigration damage |
| JP3504421B2 (ja) * | 1996-03-12 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
| US6137155A (en) * | 1997-12-31 | 2000-10-24 | Intel Corporation | Planar guard ring |
| US6562674B1 (en) * | 1999-07-06 | 2003-05-13 | Matsushita Electronics Corporation | Semiconductor integrated circuit device and method of producing the same |
| US6614118B1 (en) * | 1999-12-15 | 2003-09-02 | Intel Corporation | Structures to mechanically stabilize isolated top-level metal lines |
| DE10126955A1 (de) * | 2001-06-01 | 2002-12-05 | Philips Corp Intellectual Pty | Integrierte Schaltung mit energieabsorbierender Struktur |
| DE102007020263B4 (de) | 2007-04-30 | 2013-12-12 | Infineon Technologies Ag | Verkrallungsstruktur |
| US9076821B2 (en) | 2007-04-30 | 2015-07-07 | Infineon Technologies Ag | Anchoring structure and intermeshing structure |
| US20110079908A1 (en) * | 2009-10-06 | 2011-04-07 | Unisem Advanced Technologies Sdn. Bhd. | Stress buffer to protect device features |
| DE112013006871T5 (de) * | 2013-03-27 | 2015-12-10 | Toyota Jidosha Kabushiki Kaisha | Vertikale Halbleitervorrichtung |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1424544A (fr) * | 1964-12-03 | 1966-01-15 | Csf | Procédé de passivation des éléments semiconducteurs |
| JPS492798B1 (ja) * | 1969-04-16 | 1974-01-22 | ||
| GB1249812A (en) * | 1969-05-29 | 1971-10-13 | Ferranti Ltd | Improvements relating to semiconductor devices |
| GB1251456A (ja) * | 1969-06-12 | 1971-10-27 | ||
| US3751292A (en) * | 1971-08-20 | 1973-08-07 | Motorola Inc | Multilayer metallization system |
| JPS4835778A (ja) * | 1971-09-09 | 1973-05-26 | ||
| US4001870A (en) * | 1972-08-18 | 1977-01-04 | Hitachi, Ltd. | Isolating protective film for semiconductor devices and method for making the same |
| JPS5421073B2 (ja) * | 1974-04-15 | 1979-07-27 | ||
| US3997964A (en) * | 1974-09-30 | 1976-12-21 | General Electric Company | Premature breakage resistant semiconductor wafer and method for the manufacture thereof |
| US3985597A (en) * | 1975-05-01 | 1976-10-12 | International Business Machines Corporation | Process for forming passivated metal interconnection system with a planar surface |
| DE2603747A1 (de) * | 1976-01-31 | 1977-08-04 | Licentia Gmbh | Integrierte schaltungsanordnung |
| JPS56140648A (en) * | 1980-04-04 | 1981-11-04 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5745259A (en) * | 1980-09-01 | 1982-03-15 | Hitachi Ltd | Resin sealing type semiconductor device |
| IT1153991B (it) * | 1980-10-29 | 1987-01-21 | Rca Corp | Metodo per creare una struttura a metallizzazione dielettrico |
| JPS57113235A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Semiconductor device |
| DE3137914A1 (de) * | 1981-09-23 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur kompensation von korrosionseffekten inintegrierten halbleiterschaltkreisen |
| JPS5913364A (ja) * | 1982-07-14 | 1984-01-24 | Toshiba Corp | 半導体装置 |
-
1982
- 1982-09-24 JP JP57164839A patent/JPS5955037A/ja active Granted
-
1983
- 1983-06-30 KR KR1019830002968A patent/KR910007101B1/ko not_active IP Right Cessation
- 1983-08-04 FR FR8312879A patent/FR2533750B1/fr not_active Expired
- 1983-09-01 DE DE3331624A patent/DE3331624C2/de not_active Expired - Fee Related
- 1983-09-15 GB GB08324765A patent/GB2128025B/en not_active Expired
- 1983-09-23 IT IT8322982A patent/IT1168293B/it active
-
1988
- 1988-04-28 US US07/188,080 patent/US4841354A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4608208B2 (ja) * | 2003-12-25 | 2011-01-12 | セイコーエプソン株式会社 | 電子回路装置及びその製造方法 |
| JP2006224220A (ja) * | 2005-02-16 | 2006-08-31 | Seiko Epson Corp | Ｍｅｍｓ素子およびｍｅｍｓ素子の製造方法 |
| JP4501715B2 (ja) * | 2005-02-16 | 2010-07-14 | セイコーエプソン株式会社 | Ｍｅｍｓ素子およびｍｅｍｓ素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4841354A (en) | 1989-06-20 |
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| FR2533750A1 (fr) | 1984-03-30 |
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