JPS5955037A - 半導体装置 - Google Patents
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- JPS5955037A JPS5955037A JP57164839A JP16483982A JPS5955037A JP S5955037 A JPS5955037 A JP S5955037A JP 57164839 A JP57164839 A JP 57164839A JP 16483982 A JP16483982 A JP 16483982A JP S5955037 A JPS5955037 A JP S5955037A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に半導体集積回路装置（以下′
１．０と称する）の内部配線保護技術に関す。
１．０と称する）の内部配線保護技術に関す。
るものである。、、 □ 。
近年バイポーラＩＣ等において高集積化が進み、配線が
多層化されるに伴い層間絶縁膜やバックさ一シＢン膜と
して耐熱性、微卿加工性等にすぐれたポリイミド系樹脂
膜などの有機高分子絶縁材料膜が用いられることが多く
なった。ところで、半導体基体の一生面に形成された複
数個の半導体装 １子とこれら半導体素子を
電気的に接続するＡＩ配線と前述のポリイミド系樹脂を
用いた層間絶縁膜とを具備するチップを舌＝ルド体で封
止してな仝樹脂封止ＩＣにおいてチップ９周辺近傍（周
縁より４．０〜５０μｍ程度）で耐湿性が劣化し、特（
１層目のＡＢ配線の水分による粒界腐食が生じやすいこ
とを本願発明者が発見した。このような劣化の原因は１
．ポリイミド系樹脂が下地のＰＳＧやＳｉｎ、との、接
着性がよ・わく、樹脂モールド時の樹脂の硬化によりＩ
Ｃ，チ、・イに対して天竺、な外部ｚ、、 、 、
：：１゜力（例廠ば６” ＯＫ９ ／ ｍ”）””が加
わり、チップ−辺に ：おいてポリイミド系樹脂の
はく離、すなわち軟質のポリイミド系樹脂仁、硬いＳｉ
Ｑ、、ｌ（の下地膜の界面での変形、ずｔＬ、、＆古が
れ５よ・や密着不良の状態 □が生じるためと考えら
れる。このような樹脂のはく離は□半導体チップの寸法
が太き（なる程、モールド体の収縮による応、力が大き
くなり、周辺部でのはがれが頭声どなる。 ： 本願発明者は上記した点にかをかみ、Ｉｃチップ周辺部
に保護電極を形成し、内部配線が形成される領域に外部
応力が加、わる１のを防止する午とに着想した。したが
って本発明の一つの目的は多層配線化された樹脂封止型
ＩＣの耐湿性を向上することにあり、又、他の目的は樹
脂封止の際の応力によるＩＣチップ表面の配線の移動（
ズレ）を防止することにある。
多層化されるに伴い層間絶縁膜やバックさ一シＢン膜と
して耐熱性、微卿加工性等にすぐれたポリイミド系樹脂
膜などの有機高分子絶縁材料膜が用いられることが多く
なった。ところで、半導体基体の一生面に形成された複
数個の半導体装 １子とこれら半導体素子を
電気的に接続するＡＩ配線と前述のポリイミド系樹脂を
用いた層間絶縁膜とを具備するチップを舌＝ルド体で封
止してな仝樹脂封止ＩＣにおいてチップ９周辺近傍（周
縁より４．０〜５０μｍ程度）で耐湿性が劣化し、特（
１層目のＡＢ配線の水分による粒界腐食が生じやすいこ
とを本願発明者が発見した。このような劣化の原因は１
．ポリイミド系樹脂が下地のＰＳＧやＳｉｎ、との、接
着性がよ・わく、樹脂モールド時の樹脂の硬化によりＩ
Ｃ，チ、・イに対して天竺、な外部ｚ、、 、 、
：：１゜力（例廠ば６” ＯＫ９ ／ ｍ”）””が加
わり、チップ−辺に ：おいてポリイミド系樹脂の
はく離、すなわち軟質のポリイミド系樹脂仁、硬いＳｉ
Ｑ、、ｌ（の下地膜の界面での変形、ずｔＬ、、＆古が
れ５よ・や密着不良の状態 □が生じるためと考えら
れる。このような樹脂のはく離は□半導体チップの寸法
が太き（なる程、モールド体の収縮による応、力が大き
くなり、周辺部でのはがれが頭声どなる。 ： 本願発明者は上記した点にかをかみ、Ｉｃチップ周辺部
に保護電極を形成し、内部配線が形成される領域に外部
応力が加、わる１のを防止する午とに着想した。したが
って本発明の一つの目的は多層配線化された樹脂封止型
ＩＣの耐湿性を向上することにあり、又、他の目的は樹
脂封止の際の応力によるＩＣチップ表面の配線の移動（
ズレ）を防止することにある。
この発明の望ましい形態の一つは、第１図に示すように
ｌＣチップ１上において、内部配線２ａ。
ｌＣチップ１上において、内部配線２ａ。
′ ２ｂ形成領域を取り囲むように、チップ周辺の下、
地ａＭ体３に接続する金属からなる保護電極４を多層め
゛絶縁膜５を貫通して設けたものである。
地ａＭ体３に接続する金属からなる保護電極４を多層め
゛絶縁膜５を貫通して設けたものである。
′□′：どの発明の硝種し１い形態の他の□二つは第２
図に一□、系すようにＩＣチップにおい七、■内部配ｇ
２ａ。
図に一□、系すようにＩＣチップにおい七、■内部配ｇ
２ａ。
２ｂ形成領域を取り囲むようにチップ周辺の下地半導体
３表面に形成した凹部７又は段部に接続する金属からな
る保護用電極４を多層の絶縁膜５を貫通して設けたもの
である。 。
３表面に形成した凹部７又は段部に接続する金属からな
る保護用電極４を多層の絶縁膜５を貫通して設けたもの
である。 。
□ 、−１１１
以下本発明をいくつかの実施例にそって詳述する。
第３図に本発明の一実施例を示すＩＣチップの模式的平
面図であり、第□、４図ヲ、主第３図に示すチップｌの
Ｖ−ｖ線にそって：切断した拡大断面図であり、又、第
５図は第３図に示すチップｌのポンディングパッド部を
含むｆｆ−ＩＶ線にそって切断した拡大断面図である。
面図であり、第□、４図ヲ、主第３図に示すチップｌの
Ｖ−ｖ線にそって：切断した拡大断面図であり、又、第
５図は第３図に示すチップｌのポンディングパッド部を
含むｆｆ−ＩＶ線にそって切断した拡大断面図である。
第４図において、３はＳｉ半導体基体でありその表面に
は図示されないが半導体素子を構成する拡散層が形成さ
れている。８は酸化膜（ＳｉＱ、膜）でその表面にＰＳ
Ｇ等のリン酸化膜を被覆する場合もある。５’ａ、５ｂ
はポリイミド系樹脂で例えばポリイミド・イソインドロ
キナシリ・ンジオン）を液状で回転塗布し熱硬化させた
層□聞納縁膜、２ａは第１層Ａｎ配線、２ｂは第２層Ａ
ぷ配線、４は２層の保護電極で２層の層間絶縁膜５ａ、
・’５ ｂにあけた貫通孔６に充填し下地Ｓ（基体３に
接続する。９はボンディングバレドで第５図に、示すよ
うに２層目のＡＡ配線２ａの二部として形成され、上層
の層間絶縁膜５ｂを太き（窓開じてしくシトの表面を露
出するものである。 ・ 。
は図示されないが半導体素子を構成する拡散層が形成さ
れている。８は酸化膜（ＳｉＱ、膜）でその表面にＰＳ
Ｇ等のリン酸化膜を被覆する場合もある。５’ａ、５ｂ
はポリイミド系樹脂で例えばポリイミド・イソインドロ
キナシリ・ンジオン）を液状で回転塗布し熱硬化させた
層□聞納縁膜、２ａは第１層Ａｎ配線、２ｂは第２層Ａ
ぷ配線、４は２層の保護電極で２層の層間絶縁膜５ａ、
・’５ ｂにあけた貫通孔６に充填し下地Ｓ（基体３に
接続する。９はボンディングバレドで第５図に、示すよ
うに２層目のＡＡ配線２ａの二部として形成され、上層
の層間絶縁膜５ｂを太き（窓開じてしくシトの表面を露
出するものである。 ・ 。
この実施例では第３・図に示されるようにチップ周辺に
一層目・・のＡｐ配線２ａが走０′文おり、′かつポン
ディングパッド９″が形成されない外部応力に対して弱
い部分に保護電極４を設げ【ある＝第４図で示すように
保護電極４は一層目のｌ配線２ａ附近（チップ周辺部分
）に加わろうとする外部応力を吸収しポリイミド樹脂膜
の下地からのはく離を防止する。第５図はボンディング
パッド近傍では下地とコンタクトする電極が形成され、
これが保護電極の役目なして外部応力に対し補強された
構造となっ【いることを糸している。
一層目・・のＡｐ配線２ａが走０′文おり、′かつポン
ディングパッド９″が形成されない外部応力に対して弱
い部分に保護電極４を設げ【ある＝第４図で示すように
保護電極４は一層目のｌ配線２ａ附近（チップ周辺部分
）に加わろうとする外部応力を吸収しポリイミド樹脂膜
の下地からのはく離を防止する。第５図はボンディング
パッド近傍では下地とコンタクトする電極が形成され、
これが保護電極の役目なして外部応力に対し補強された
構造となっ【いることを糸している。
このような構成を有する本発明によｎば□下記め理由ｋ
【り発明の目的が達成できる二 ”（′１・） 層
間絶縁膜とじて使□われている折機性のボ□リイξド系
樹・脂は他め無機性のガラ漬膜と比較□し七農硬崩が示
さに応力を受けた場合特にチップ周辺部で変形し、下地
膜からはく離畢ずれを起こ子こ反は前述したととくであ
机そこモ本発萌めようにチップ周辺に絶縁膜の貫通孔（
亥ルーホール）を通して下地半導体に保護電蝋な設ける
ととにより、としｂｔ応カ一対すル堤防の役−をし七内
部紬線め構成されＣ領域に応□力が加わるめを―止し二
１下地と層間絶縁膜左の藺め會着佳木良を生じにくくシ
＝その結巣耐湿性を向上し、１チップ周辺のＭ配線（特
に第・１層の配ｙｍ）め腐食を防止できるす而 金−よ
りなる保護電極は配線珍蔵時の：λΔ蒸着膜をｉｈ’ｃ
形成するものであ□すＳｉ等の下地半導体３面ピ対する
接着性は矢＠＜、□積層した釜属層は多層の絶縁膜より
も機械的強度が大き０ため外部応力に対して充分に耐え
るととが宅・き１ン（，９） 第１図で示したｊうに
下地基板周辺１部にエツチングによる凹部又は段部（周
辺側が□低１く□内閂側が高い□段部）を形晟シでおき
、この凹部□又は段部にかかるよ５に保護電極となる金
属を設けるごとにより、外部応力による横方向の勝動誉
餉止する効果はより一層大となる。 □
（４）保護電極はチップの全周を完全に囲む構蚕とする
必要は必ずしもない。すなわちチップ周辺には電極を外
部に酸６出子ためのクイヤ寂ンデ斗ングバ歩ドが設けら
れ七おり、その近傍には第５図で示すように基板とコン
タクトする金属配線が走っているため、外部応力に対し
ては比較的に補強された構造となっそいる。こあため層
面絶縁膜のはく離は生じにくいのでボンディングパッ□
ドが珍蔵されない外部応力に対して弱い部分−のみ保護
電極を設けても本発明の勤莱ヲ得るこμがで〆る。
【り発明の目的が達成できる二 ”（′１・） 層
間絶縁膜とじて使□われている折機性のボ□リイξド系
樹・脂は他め無機性のガラ漬膜と比較□し七農硬崩が示
さに応力を受けた場合特にチップ周辺部で変形し、下地
膜からはく離畢ずれを起こ子こ反は前述したととくであ
机そこモ本発萌めようにチップ周辺に絶縁膜の貫通孔（
亥ルーホール）を通して下地半導体に保護電蝋な設ける
ととにより、としｂｔ応カ一対すル堤防の役−をし七内
部紬線め構成されＣ領域に応□力が加わるめを―止し二
１下地と層間絶縁膜左の藺め會着佳木良を生じにくくシ
＝その結巣耐湿性を向上し、１チップ周辺のＭ配線（特
に第・１層の配ｙｍ）め腐食を防止できるす而 金−よ
りなる保護電極は配線珍蔵時の：λΔ蒸着膜をｉｈ’ｃ
形成するものであ□すＳｉ等の下地半導体３面ピ対する
接着性は矢＠＜、□積層した釜属層は多層の絶縁膜より
も機械的強度が大き０ため外部応力に対して充分に耐え
るととが宅・き１ン（，９） 第１図で示したｊうに
下地基板周辺１部にエツチングによる凹部又は段部（周
辺側が□低１く□内閂側が高い□段部）を形晟シでおき
、この凹部□又は段部にかかるよ５に保護電極となる金
属を設けるごとにより、外部応力による横方向の勝動誉
餉止する効果はより一層大となる。 □
（４）保護電極はチップの全周を完全に囲む構蚕とする
必要は必ずしもない。すなわちチップ周辺には電極を外
部に酸６出子ためのクイヤ寂ンデ斗ングバ歩ドが設けら
れ七おり、その近傍には第５図で示すように基板とコン
タクトする金属配線が走っているため、外部応力に対し
ては比較的に補強された構造となっそいる。こあため層
面絶縁膜のはく離は生じにくいのでボンディングパッ□
ドが珍蔵されない外部応力に対して弱い部分−のみ保護
電極を設けても本発明の勤莱ヲ得るこμがで〆る。
上記実施例で述べた本発明によｎぽ、讐ツノ周辺の要部
に設けらｎた保護電極が、樹脂モールド時に外部から加
えらｎｔｓ応力を吸収し、チップ周辺におけるポリイミ
ド樹脂膜と下地”（Ｓ ’ｉ ０２”Ｊｌｕ）とのは＜
Ｓｔ防韮する。その結果、多層配線構造を有する■Ｃ＾
耐湿性の向上を図ることかで門る。
に設けらｎた保護電極が、樹脂モールド時に外部から加
えらｎｔｓ応力を吸収し、チップ周辺におけるポリイミ
ド樹脂膜と下地”（Ｓ ’ｉ ０２”Ｊｌｕ）とのは＜
Ｓｔ防韮する。その結果、多層配線構造を有する■Ｃ＾
耐湿性の向上を図ることかで門る。
′＊本発明３層！４層、５層と配線の多層化が門６はど
モの効果へ大きくあらＭｒＬるもあである。
モの効果へ大きくあらＭｒＬるもあである。
第６図〜第１２図は第２図で示す構造をもっ本−明め一
実施例をその製造プロセスに沿って示しパ■ｄチ″ラブ
の一部工程断面図である。 １ｍ５ｔ坐導体基体３
′（′ウーレ・）の−主面に通誓のＩＣプロセスに従っ
て第６図に示すように単導体素子を楠成子るた玩ア拡散
４′１ｏを形成する。
実施例をその製造プロセスに沿って示しパ■ｄチ″ラブ
の一部工程断面図である。 １ｍ５ｔ坐導体基体３
′（′ウーレ・）の−主面に通誓のＩＣプロセスに従っ
て第６図に示すように単導体素子を楠成子るた玩ア拡散
４′１ｏを形成する。
≠ツブの廟易部とんる半導体基体表面には拡門〜スクと
Ｌ ’％ Ａ Ｃ’：たフィニルド酸化膜８が残ってい
る。 −′： ・□ （２）周辺部のフ忙ルドー化膜８の一部を除去し。
Ｌ ’％ Ａ Ｃ’：たフィニルド酸化膜８が残ってい
る。 −′： ・□ （２）周辺部のフ忙ルドー化膜８の一部を除去し。
第７図に示すよＡに酸イヒ膜８をマス身として半導体基
体を選択エッチし凹部（又は段部）７を珍蔵するンこの
凹部形成めため□の６チングは例えばＳｉ半導体基体の
結晶面Ａアルカ゛り性−ツチーを選ぶ異方性エツチング
法を利用して恵山支な斜面なもつ凹部７を形成すること
が望ましい。
体を選択エッチし凹部（又は段部）７を珍蔵するンこの
凹部形成めため□の６チングは例えばＳｉ半導体基体の
結晶面Ａアルカ゛り性−ツチーを選ぶ異方性エツチング
法を利用して恵山支な斜面なもつ凹部７を形成すること
が望ましい。
（３） コンタクトホトエッチを行なった後、１１蒸
着、（又はスパッタ）バターニングエッチを行なって、
第８図に孝子ように第１層の配線層２ａを形成すると同
時に保護電極の第１層部分４ａを上記凹部（又は段部）
７にかかるように形成する。
着、（又はスパッタ）バターニングエッチを行なって、
第８図に孝子ように第１層の配線層２ａを形成すると同
時に保護電極の第１層部分４ａを上記凹部（又は段部）
７にかかるように形成する。
（４）全面にポリイミド樹脂を回転塗布法□により塗布
し、第９図に示すように第１層の一間、絶縁膜５ａを形
成する。
し、第９図に示すように第１層の一間、絶縁膜５ａを形
成する。
（５）層間絶縁膜５ａにスルーホールエッチを行なった
後、八１を蒸着（又はスパッタ）シ、パターニングエッ
チして第１０図に示すように、第２層の配線層２ｂを形
成するとともに、保護電極の第１層部分４ａに重ねてこ
れと接続する第２層分４ｂを形成する。
後、八１を蒸着（又はスパッタ）シ、パターニングエッ
チして第１０図に示すように、第２層の配線層２ｂを形
成するとともに、保護電極の第１層部分４ａに重ねてこ
れと接続する第２層分４ｂを形成する。
（６）全面にポリイミド樹脂を塗布し第１１図に示すよ
うに第２層の層間絶縁膜（又はパッジベージ曹ン膜）５
ｂを形成する。
うに第２層の層間絶縁膜（又はパッジベージ曹ン膜）５
ｂを形成する。
（７）第２層の層間絶縁膜５ｂにスルーホールをあけ、
Ａ！蒸着を行なって第１２図に示すように保護”ｇ２Ｍ
！Ｑ、５＋“ｂＫ！ｈ”’（ｉｆ／ｉｉｉ＃＋４゜を形
成する。図示さｎないがチップ周辺の他の部分では保護
電極と同じ保護機能をもつポンディングパッドが同じＡ
ｐ蒸着工程により形成さｎる。
Ａ！蒸着を行なって第１２図に示すように保護”ｇ２Ｍ
！Ｑ、５＋“ｂＫ！ｈ”’（ｉｆ／ｉｉｉ＃＋４゜を形
成する。図示さｎないがチップ周辺の他の部分では保護
電極と同じ保護機能をもつポンディングパッドが同じＡ
ｐ蒸着工程により形成さｎる。
このように保護□電極の形成はＩＣチップの多層配線と
同時（かつ通常の技術を用い（マスクパターンを変え芯
のみでよい）て行えるため特別な工、程を付架する必要
がない。
同時（かつ通常の技術を用い（マスクパターンを変え芯
のみでよい）て行えるため特別な工、程を付架する必要
がない。
本発明は前記実施例以外に、多くの変形実施→を竺する
もの七セ外前記実施例ではボリイ□ミＰ樹脂膜を例にと
り説明したがこｎ以外の有機材料膜。
もの七セ外前記実施例ではボリイ□ミＰ樹脂膜を例にと
り説明したがこｎ以外の有機材料膜。
例え＆？ −／ ＩＪ ：ｙ −７系樹脂膜等も下地と
膜硬度カニを異なり、外部応力の影響を５１やすいので
本発明の適用は有効となる。また有機樹脂以外のもの（
例えばＳｉＱ、膜、ＰＳＧ膜、ＳｉＮ膜等）を眉間絶縁
膜（パてシベーシ四ン膜）として用いたＩＣにシ本尭明
の適用は有効であるノ Ｓ ｉｏ、 ＩＫ−？Ｐ Ｓ Ｇ膜の場合は膜質力舛硬
いた→、樹脂封止時等に外部応力が働いた場合、ポリ身
ミド樹脂のように、はく離状態にはならず、り才ツりが
生じたり、■？、チツで表面のＡ！配線ごと移動させて
断線破壊、さ、′！たりしｉすくな、舎・ 。
膜硬度カニを異なり、外部応力の影響を５１やすいので
本発明の適用は有効となる。また有機樹脂以外のもの（
例えばＳｉＱ、膜、ＰＳＧ膜、ＳｉＮ膜等）を眉間絶縁
膜（パてシベーシ四ン膜）として用いたＩＣにシ本尭明
の適用は有効であるノ Ｓ ｉｏ、 ＩＫ−？Ｐ Ｓ Ｇ膜の場合は膜質力舛硬
いた→、樹脂封止時等に外部応力が働いた場合、ポリ身
ミド樹脂のように、はく離状態にはならず、り才ツりが
生じたり、■？、チツで表面のＡ！配線ごと移動させて
断線破壊、さ、′！たりしｉすくな、舎・ 。
本発明な−い嬰升とｎｂを防止する。午とも可能となる
。この場合、外部からの強い応力、ヨリ内部配線を堡護
する一的からチでブ周辺部に凹部な設け、その上に保護
電極を形態する構造と′ｆやことが望ましい。Ｊなわシ
保護！極はチップ−辺部に設けられた凹１し・り、：す
、、と〒定今ｎ横方向？移動しにくくなるので、外秤応
〃吸収惣禾がたかめら３７）１ 、なお、チてプ周辺シ、凹部を設は門外に第１３図にポ
リ、う悟段部１↓を設け、その非保護電極を形態する構
造としても同様な沖果力′−得られる。
。この場合、外部からの強い応力、ヨリ内部配線を堡護
する一的からチでブ周辺部に凹部な設け、その上に保護
電極を形態する構造と′ｆやことが望ましい。Ｊなわシ
保護！極はチップ−辺部に設けられた凹１し・り、：す
、、と〒定今ｎ横方向？移動しにくくなるので、外秤応
〃吸収惣禾がたかめら３７）１ 、なお、チてプ周辺シ、凹部を設は門外に第１３図にポ
リ、う悟段部１↓を設け、その非保護電極を形態する構
造としても同様な沖果力′−得られる。
また、保護電極をチップの全周を完全に囲むように形成
してもツいこ、とは、いうまでもなり。
してもツいこ、とは、いうまでもなり。
また、多層ではな（ニ一層配線構造ぎ有するＩＣにも本
角明−適里ヂーや・ 、 、・、本発明は
Ｓｉ基板ケ用いたパイで−ラＩｃ（又畔単体）、Ｇａ、
Ａｓ を用ソたＩｃ（、Ｓ（は±体）等に用いて、有効
である。、、１．、、、。
角明−適里ヂーや・ 、 、・、本発明は
Ｓｉ基板ケ用いたパイで−ラＩｃ（又畔単体）、Ｇａ、
Ａｓ を用ソたＩｃ（、Ｓ（は±体）等に用いて、有効
である。、、１．、、、。
第１．―は杢ｐ４．や−？の形態を示、す！部正面断面
斜面−である。、、、、、、１．、、。 、第２．甲は本発明のニつの形態を示す鷹部正可断面図
りある。 、、、。 第３図ば声発明冬）−、実施例を示す■Ｃチッ／の模式
的平面図５ □ ・・第、４！
は第３．−のｔツブにおけるｖ−ｖ線切断拡大断面図、
：。 第９図は同じ＜１１７ｍ、ｌＶ線切断拡大吋輿甲であト
第６図〜第１２１は本興明９他の一実施例のＩＣｔツブ
をその製造イロセスで不す工桿断更図である・ 、、、
。 第！１３甲は本発明の他の実施例を煕嬰するための断面
図である。 。 、＋・、ＨＩＣチップ、２ ａ 、 ２． ｂ ・・−
、ｌｌｑ部配部層線層・・・半導体基体、夛・・・保護
電極、５（５ａ、５ｂ）・、二・層間絶縁膜。
：、、。 □ ・ □ ・□ト□
第Ｎ 図′ □ ・ 闇、″ ４■ ′１ □ ： １１ １ １１、
第 ２ 図 、・、 。 池−子芭２゜ 、、、第 ３ 図 ：。 、 ・ 、 −
タ 第 ４ ― 第 ６ 図 ！ 第 呂 Ｍ 第 ５ 図 ・・−（） 閂 第１０図 １ Ｌ 第１１図 ｏ− 第１２図 第１３図
斜面−である。、、、、、、１．、、。 、第２．甲は本発明のニつの形態を示す鷹部正可断面図
りある。 、、、。 第３図ば声発明冬）−、実施例を示す■Ｃチッ／の模式
的平面図５ □ ・・第、４！
は第３．−のｔツブにおけるｖ−ｖ線切断拡大断面図、
：。 第９図は同じ＜１１７ｍ、ｌＶ線切断拡大吋輿甲であト
第６図〜第１２１は本興明９他の一実施例のＩＣｔツブ
をその製造イロセスで不す工桿断更図である・ 、、、
。 第！１３甲は本発明の他の実施例を煕嬰するための断面
図である。 。 、＋・、ＨＩＣチップ、２ ａ 、 ２． ｂ ・・−
、ｌｌｑ部配部層線層・・・半導体基体、夛・・・保護
電極、５（５ａ、５ｂ）・、二・層間絶縁膜。
：、、。 □ ・ □ ・□ト□
第Ｎ 図′ □ ・ 闇、″ ４■ ′１ □ ： １１ １ １１、
第 ２ 図 、・、 。 池−子芭２゜ 、、、第 ３ 図 ：。 、 ・ 、 −
タ 第 ４ ― 第 ６ 図 ！ 第 呂 Ｍ 第 ５ 図 ・・−（） 閂 第１０図 １ Ｌ 第１１図 ｏ− 第１２図 第１３図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一生面に形成された複数個の半導体素
子、を電気的に接続する配線要件１．：前記半導体基体
およｑ配線層を覆５本５咳形塀号れた絶縁膜とを具備す
る半導体チップから成る牛、導体装シにおいて、チップ
外周とチク２４辺咳形成された配線層ζ１７）Ｍに前記
半導体基体に接続する金属からなる保護電極を上些勢紳
−を言違して設けたことを特徴とする半導年装置。、、
、、、、。 ？１．．半導体基体の一生面に形感され牟複数個の半導
体素子を電気的に接続する配畔層ζ、、前記半導体基体
および配呻層ケ覆う、よう忙形感嬶れた絶縁膜とを具備
する半導体チップかＩ？ｇｉ半導体装置において、チッ
プ外周とｔツブ瑯辺（形成祭れた配線層との邸に前記す
導体蒸４Ｉ！９面に形感した凹部、冬ゆ段部に接続する
金属牟ら存る保護電極ケ前記絶縁膜′￥声通して設は声
、午仁ケ特徴とする半導体装置。 、、、、。 ３、上記絶縁膜は有・根絶縁材料からなる特許請求の範
囲第１項又は第２項記載の半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164839A JPS5955037A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置 |
| KR1019830002968A KR910007101B1 (ko) | 1982-09-24 | 1983-06-30 | 반도체 장치 |
| FR8312879A FR2533750B1 (fr) | 1982-09-24 | 1983-08-04 | Dispositif electronique, notamment dispositif a circuits integres a semiconducteurs |
| DE3331624A DE3331624C2 (de) | 1982-09-24 | 1983-09-01 | Halbleiteranordnung mit Schutzmetalleinrichtung |
| GB08324765A GB2128025B (en) | 1982-09-24 | 1983-09-15 | Protective electrode for electronic device |
| IT8322982A IT1168293B (it) | 1982-09-24 | 1983-09-23 | Dispositivo elettronico includente una piastrina comprendente un substrato ed una struttura di collegamento elettrico formata su una superfice maggiore del substrato e costituita da una pellicola elettricamente isolante e da uno strato di collegamento metallico |
| US07/188,080 US4841354A (en) | 1982-09-24 | 1988-04-28 | Electronic device with peripheral protective electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164839A JPS5955037A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955037A true JPS5955037A (ja) | 1984-03-29 |
| JPH0373136B2 JPH0373136B2 (ja) | 1991-11-20 |
Family
ID=15800899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164839A Granted JPS5955037A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4841354A (ja) |
| JP (1) | JPS5955037A (ja) |
| KR (1) | KR910007101B1 (ja) |
| DE (1) | DE3331624C2 (ja) |
| FR (1) | FR2533750B1 (ja) |
| GB (1) | GB2128025B (ja) |
| IT (1) | IT1168293B (ja) |
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1983
- 1983-06-30 KR KR1019830002968A patent/KR910007101B1/ko not_active IP Right Cessation
- 1983-08-04 FR FR8312879A patent/FR2533750B1/fr not_active Expired
- 1983-09-01 DE DE3331624A patent/DE3331624C2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR840005921A (ko) | 1984-11-19 |
| IT8322982A0 (it) | 1983-09-23 |
| IT8322982A1 (it) | 1985-03-23 |
| GB2128025B (en) | 1986-05-21 |
| US4841354A (en) | 1989-06-20 |
| FR2533750A1 (fr) | 1984-03-30 |
| GB2128025A (en) | 1984-04-18 |
| KR910007101B1 (ko) | 1991-09-18 |
| JPH0373136B2 (ja) | 1991-11-20 |
| DE3331624A1 (de) | 1984-03-29 |
| IT1168293B (it) | 1987-05-20 |
| DE3331624C2 (de) | 1994-01-20 |
| FR2533750B1 (fr) | 1986-01-24 |
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