JPS6273652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6273652A JPS6273652A JP21302185A JP21302185A JPS6273652A JP S6273652 A JPS6273652 A JP S6273652A JP 21302185 A JP21302185 A JP 21302185A JP 21302185 A JP21302185 A JP 21302185A JP S6273652 A JPS6273652 A JP S6273652A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
三次元ＩＣを構成する各層の配線パターンを連絡する導
体線路の形成法として、各層毎に設けるコンタクトホー
ルの形成位置を決め、各層毎にコンタクトホールを導電
材料で埋めることにより、各層を導電材料で繋いで導体
路を形成する方法。
体線路の形成法として、各層毎に設けるコンタクトホー
ルの形成位置を決め、各層毎にコンタクトホールを導電
材料で埋めることにより、各層を導電材料で繋いで導体
路を形成する方法。
本発明は三次元ＩＣ回路を連絡する導体線路の製造方法
に関する。
に関する。
ＩＣ回路の集積度を向上する方法として二次元方向に集
積度を向上したＬＳＩやＶＬＳ Ｉが実用化されている
が、三次元方向に集積度を向上する立体回路の研究も進
められている。
積度を向上したＬＳＩやＶＬＳ Ｉが実用化されている
が、三次元方向に集積度を向上する立体回路の研究も進
められている。
これは写真食刻技術（ホトリソグラフィ或いは電子線リ
ソグラフィ）の進歩とポリシリコン（Ｓｉ）層の単結晶
化技術の進歩とに負っている。
ソグラフィ）の進歩とポリシリコン（Ｓｉ）層の単結晶
化技術の進歩とに負っている。
第２図は現在使用されている三次元ＩＣへのコンタクト
ホールの形成法を示すもので、例としてＭＯ３電界効果
トランジスタを積層して形成する場合について説明する
と次のようになる。
ホールの形成法を示すもので、例としてＭＯ３電界効果
トランジスタを積層して形成する場合について説明する
と次のようになる。
熱処理により約５００人の酸化被膜を形成したＳｉ基板
ｌの上に化学気相成長法（以下ＣＶＯ法と略称）により
ポリＳｉ層を形成し、これに写真食刻技術と反応性イオ
ンエツチング（以下１’ｌＩＥと略称）技術を用いて第
１のゲート電極２をパターン形成する。
ｌの上に化学気相成長法（以下ＣＶＯ法と略称）により
ポリＳｉ層を形成し、これに写真食刻技術と反応性イオ
ンエツチング（以下１’ｌＩＥと略称）技術を用いて第
１のゲート電極２をパターン形成する。
次にこの第１のゲート電極２をマスクとし、Ｓｉ基板ｌ
にイオン注入を行い、第１のソース領域３と第１のドレ
イン領域４とを形成する。
にイオン注入を行い、第１のソース領域３と第１のドレ
イン領域４とを形成する。
これにより第１層目のＭＯＳ ｌ−ランジスタが形成
される。
される。
次にＣＶＤ法により厚さが約５０００人の二酸化硅素（
ＳｉＯｚ ）層或いはＳｉ０２と燐硅酸ガラス（略称Ｐ
ＳＧ）の複合層からなる第１の層間絶縁層５を形成する
。
ＳｉＯｚ ）層或いはＳｉ０２と燐硅酸ガラス（略称Ｐ
ＳＧ）の複合層からなる第１の層間絶縁層５を形成する
。
次にかかる層間絶縁層５の上の全域にＣＶＯ法を用いて
ポリＳｉ層を形成し、アルゴン（Ａｒ）レーザビームの
走査を行って、必要位置のポリＳｉ層を再結晶化させて
後、不要部分をＲ（Ｅにより除去してパターン形成グし
、第２のＳｉ［６が形成される。
ポリＳｉ層を形成し、アルゴン（Ａｒ）レーザビームの
走査を行って、必要位置のポリＳｉ層を再結晶化させて
後、不要部分をＲ（Ｅにより除去してパターン形成グし
、第２のＳｉ［６が形成される。
次にかかるＳｉ層６の上に先に記したと同様な工程を施
して第２のゲート電極７を形成した後、これをマスクと
し、先と同様にイオン注入を行って第２のソース領域８
と第２のドレイン領域が形成されて第２層目のＭＯＳ
）ランジスタの形成が終わる。
して第２のゲート電極７を形成した後、これをマスクと
し、先と同様にイオン注入を行って第２のソース領域８
と第２のドレイン領域が形成されて第２層目のＭＯＳ
）ランジスタの形成が終わる。
以下同様にしてこの上に第２の層間絶縁層１０を形成し
、この上に第３のゲート電極１１．第３のソース領域１
２．第３のドレイン領域１３と形成して第３層目のＭＯ
Ｓ ）ランジスタの形成が終わり、この上にＣＶＤ法
によりＳｉ０２層或いはＰＳＧ Ｊｉからなる絶縁層１
４を形成して層形成が終了する。
、この上に第３のゲート電極１１．第３のソース領域１
２．第３のドレイン領域１３と形成して第３層目のＭＯ
Ｓ ）ランジスタの形成が終わり、この上にＣＶＤ法
によりＳｉ０２層或いはＰＳＧ Ｊｉからなる絶縁層１
４を形成して層形成が終了する。
また各層に形成されているＭＯＳ ＋−ランジスタの
ドレイン領域に回路接続を行う方法としてはＲＩＥ法を
用いて図に示すように絶縁層１４の上から各層のＳｉ層
に達するまでＲＩＥを行っていた。
ドレイン領域に回路接続を行う方法としてはＲＩＥ法を
用いて図に示すように絶縁層１４の上から各層のＳｉ層
に達するまでＲＩＥを行っていた。
然し、かかる従来法による場合はエツチングする大の深
さが層により異なるために浅い部分はオーバエツチング
となって穴径が大きくなり、形成されたコンタクトホー
ル１５．１６．１７の外観が不揃いになる以外に相互の
間隔が狭いために短絡が懸念される。
さが層により異なるために浅い部分はオーバエツチング
となって穴径が大きくなり、形成されたコンタクトホー
ル１５．１６．１７の外観が不揃いになる以外に相互の
間隔が狭いために短絡が懸念される。
また回路接続を行うにはスパッタリング法によりＳｉ０
２或いはＰＳＧからなる絶縁層１４上に配線パターン形
成のためのＡ１層を形成する段階でコンタクトホール１
５．１６．１７の穴埋めを行った後、写真食刻法により
配線パターンを形成しているが、コンタクトホールの深
さが１．５μ＋ＩＩ前後となると如何なる手段を用いて
Ａｔを堆積しても穴埋めができず、導通不良が発生する
。
２或いはＰＳＧからなる絶縁層１４上に配線パターン形
成のためのＡ１層を形成する段階でコンタクトホール１
５．１６．１７の穴埋めを行った後、写真食刻法により
配線パターンを形成しているが、コンタクトホールの深
さが１．５μ＋ＩＩ前後となると如何なる手段を用いて
Ａｔを堆積しても穴埋めができず、導通不良が発生する
。
以上のことから多層化においては自ら積層数が制限され
ると云う問題があり、この解決が要望されていた。
ると云う問題があり、この解決が要望されていた。
以上記したように三次元ＩＣの形成においては各層に形
成されている半導体デバイスへの配線接続を行うために
コンタクトホールの形成が必要であるが、深さの異なる
コンタクトホールを等しい穴径で穴開けすることが難し
く、また深さが深くなると如何なる堆積方決を用いても
充分な穴埋めができないことが問題である。
成されている半導体デバイスへの配線接続を行うために
コンタクトホールの形成が必要であるが、深さの異なる
コンタクトホールを等しい穴径で穴開けすることが難し
く、また深さが深くなると如何なる堆積方決を用いても
充分な穴埋めができないことが問題である。
上記の問題は階層状に半導体デバイスを形成する三次元
ＩＣの製造工程において、最上層に設けた導体パターン
と各層の半導体デバイスとを連絡する導体線路の形成法
として、各階層に半導体デバイスを形成する度ごとに該
デバイスを覆う層間絶縁層を穴開けしてコンタクトホー
ルを設け、該コンタクトホールを導電材料で埋め、次に
該層間絶縁層の上に上層の半導体デバイスを形成する工
程を繰り返すことより−Ｆ下に連続した導体線路を形成
する半導体装置の製造方法により解決することができる
。
ＩＣの製造工程において、最上層に設けた導体パターン
と各層の半導体デバイスとを連絡する導体線路の形成法
として、各階層に半導体デバイスを形成する度ごとに該
デバイスを覆う層間絶縁層を穴開けしてコンタクトホー
ルを設け、該コンタクトホールを導電材料で埋め、次に
該層間絶縁層の上に上層の半導体デバイスを形成する工
程を繰り返すことより−Ｆ下に連続した導体線路を形成
する半導体装置の製造方法により解決することができる
。
本発明は三次元ＩＣを形成する際、多層化が終わうた後
にコンタクトホールを設けるのではなく、第１層目の半
導体デバイスが形成され、これが第１の層間絶縁層で被
覆されて後、第２層目の半導体デバイスの電極が形成さ
れる前の段階でコンタクｌ−ホールを作り、この電極形
成に使用する導電材料を用いて穴埋めを行い、以後第３
層目の半導体デバイスを形成する際にも、この部分にコ
ンタクトホールを設けて穴埋めを行う方法を繰り返すこ
とにより、多層化の層故に拘わらず同じ穴径でまた理想
的な導通状態のコンタクトホールを形成するものである
。
にコンタクトホールを設けるのではなく、第１層目の半
導体デバイスが形成され、これが第１の層間絶縁層で被
覆されて後、第２層目の半導体デバイスの電極が形成さ
れる前の段階でコンタクｌ−ホールを作り、この電極形
成に使用する導電材料を用いて穴埋めを行い、以後第３
層目の半導体デバイスを形成する際にも、この部分にコ
ンタクトホールを設けて穴埋めを行う方法を繰り返すこ
とにより、多層化の層故に拘わらず同じ穴径でまた理想
的な導通状態のコンタクトホールを形成するものである
。
第１図は第２図に示した三層構造のＭＯ５電界効果トラ
ンジスタからなるＩＣに本発明を適用して各層のドレイ
ン領域を結ぶ導線路を形成する方法を示すものである。
ンジスタからなるＩＣに本発明を適用して各層のドレイ
ン領域を結ぶ導線路を形成する方法を示すものである。
すなわち、第１層目のＭＯＳトランジスタの形成が終わ
って、この上にＳｉ０２層或いはＳｉＯ２とＰＳＧとの
二層構造をとる第１の層間絶縁層５が形成され、 次に
第１の層間絶縁Ｎ５の上に第２層目のＭＯＳ ｌ−ラ
ンジスタの形成が行われる。
って、この上にＳｉ０２層或いはＳｉＯ２とＰＳＧとの
二層構造をとる第１の層間絶縁層５が形成され、 次に
第１の層間絶縁Ｎ５の上に第２層目のＭＯＳ ｌ−ラ
ンジスタの形成が行われる。
ここで、単結晶化した第２のＳｉ層６の表面に熱酸化法
により形成したゲート用Ｓｉ０２膜上にＣＶＤ法により
ポリＳｉ層の形成を行い、これをＲＩＥ して第２のゲ
ート電極７がパターン形成されるが、このポリＳｉ層の
形成前に第１の絶縁層５にｌ？ＩＥを用いて第１のコン
タクトホール１８を形成して穴埋めを行い、第２のゲー
ト電極７のパターン形成工程で、同時に第１図に示すよ
うにポリＳｉを盛り上がった状態に形成しておく。
により形成したゲート用Ｓｉ０２膜上にＣＶＤ法により
ポリＳｉ層の形成を行い、これをＲＩＥ して第２のゲ
ート電極７がパターン形成されるが、このポリＳｉ層の
形成前に第１の絶縁層５にｌ？ＩＥを用いて第１のコン
タクトホール１８を形成して穴埋めを行い、第２のゲー
ト電極７のパターン形成工程で、同時に第１図に示すよ
うにポリＳｉを盛り上がった状態に形成しておく。
この第２のゲート電極７と第１のコンタクトホー・ル１
８を穴埋めしであるポリＳｉはソースおよびドレイン領
域を形成するためのイオン注入処理によって同時に低抵
抗化される。
８を穴埋めしであるポリＳｉはソースおよびドレイン領
域を形成するためのイオン注入処理によって同時に低抵
抗化される。
次にこの上に第２の層間絶縁層１０を形成した後、第１
のコンタクトホール１８の直上と第２のドレイン領域９
の部分に第２のコンタクトホール１９と２０を作り、先
と同様に第３のゲート電極１１を作る際に穴埋めと低抵
抗化とを行う。
のコンタクトホール１８の直上と第２のドレイン領域９
の部分に第２のコンタクトホール１９と２０を作り、先
と同様に第３のゲート電極１１を作る際に穴埋めと低抵
抗化とを行う。
このような工程を操り返すことにより第１図に示すよう
な導電路２１〜２３を作ることができる。
な導電路２１〜２３を作ることができる。
このような方法をとるとコンタクトホールの直径は周位
置によらず一定であり、また各コンタクトホールは低抵
抗のポリＳｉで充填されているので充分な導通状態を確
保することができる。
置によらず一定であり、また各コンタクトホールは低抵
抗のポリＳｉで充填されているので充分な導通状態を確
保することができる。
以上記したように本発明の実施により従来の問題点が解
決されて多層化が可能となり、収率の高い三次元ＩＣの
製造が可能となる。
決されて多層化が可能となり、収率の高い三次元ＩＣの
製造が可能となる。
第１図は本発明に係るコンタクトホール形成法を示す断
面図、 第２図は従来のコンタクトホール形成法を示す断面図、 である。 図において、 ２は第１のゲート電極、 ３は第１のソース領域、 ４は第１のドレイン領域、 ５は第１の層間絶縁層、 ６と第２のＳｉ層、 ７は第２のゲート電極、 ８は第２のソース領域、 ９は第２のドレイン領域、 １０は第２の層間絶縁層、 １５〜１７はコンタクトホール、 １８は第１のコンタクトホール、 １９．２０は第２のコンタクトホール、２１〜２３は導
電路、 である。
面図、 第２図は従来のコンタクトホール形成法を示す断面図、 である。 図において、 ２は第１のゲート電極、 ３は第１のソース領域、 ４は第１のドレイン領域、 ５は第１の層間絶縁層、 ６と第２のＳｉ層、 ７は第２のゲート電極、 ８は第２のソース領域、 ９は第２のドレイン領域、 １０は第２の層間絶縁層、 １５〜１７はコンタクトホール、 １８は第１のコンタクトホール、 １９．２０は第２のコンタクトホール、２１〜２３は導
電路、 である。
Claims (1)
- 階層状に半導体デバイスを形成する三次元ＩＣの製造工
程において、最上層に設けた導体パターンと各層の半導
体デバイスとを連絡する導体線路の形成法として、各階
層に半導体デバイスの電極配線を形成する度ごとに、同
時に該コンタクトホールを導電材料で埋める工程を繰り
返すことより上下に連続した導体線路を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213021A JPH0715970B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213021A JPH0715970B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273652A true JPS6273652A (ja) | 1987-04-04 |
| JPH0715970B2 JPH0715970B2 (ja) | 1995-02-22 |
Family
ID=16632191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213021A Expired - Lifetime JPH0715970B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715970B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276644A (ja) * | 1988-04-27 | 1989-11-07 | Nec Corp | 半導体装置の製造方法 |
| KR100510112B1 (ko) * | 2000-01-03 | 2005-08-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955037A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置 |
| JPS6091660A (ja) * | 1983-10-25 | 1985-05-23 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-26 JP JP60213021A patent/JPH0715970B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955037A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置 |
| JPS6091660A (ja) * | 1983-10-25 | 1985-05-23 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276644A (ja) * | 1988-04-27 | 1989-11-07 | Nec Corp | 半導体装置の製造方法 |
| KR100510112B1 (ko) * | 2000-01-03 | 2005-08-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715970B2 (ja) | 1995-02-22 |
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