JPS6091660A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6091660A
JPS6091660A JP58199513A JP19951383A JPS6091660A JP S6091660 A JPS6091660 A JP S6091660A JP 58199513 A JP58199513 A JP 58199513A JP 19951383 A JP19951383 A JP 19951383A JP S6091660 A JPS6091660 A JP S6091660A
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layer
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Masaaki Yasumoto
安本　雅昭
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NEC Corp
Nippon Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関する。更に詳しくは
、多層構造集積回路の製造方法に関する。
多層構造集積回路はトランジスタ、抵抗素子および容量
素子等の機能素子が立体的に配置された集積回路で、該
機能素子が二次元的に配置されている従来の集積回路に
比べて集積度や回路規模の向上、配線長の短縮による動
作速度の高速化等が期待できる。多層構造集積回路を実
現する方法の１つに、トランジスタ、抵抗素子および容
量素子を二次元的に配置した従来の集積回路素子（以下
、能動層と称する）を個別に製造し、これらの能動層を
順に積層する方法が考えられる。この方法によって多層
構造集積回路を実現するためには、前記能動層間の配線
を行なう垂直配線を前記能動層に設ける必要がある。ま
た、各能動層に設けられた垂直配線同志を例えば拡散溶
接等の手法により接続するために、いずれか一方の垂直
配線端に金属バンプを形成する必要がある。さらに、該
多層構造集積回路のいずれかの層に、該多層構造集積回
路と、例えは該多層構造集積回路に電源を供給する回路
やクロックパルスあるいは入力信号を供給する回路およ
び出力信号を処理する回路等の外部回路を接続するパッ
ドを設ける必要がある。このために、多層構造集積回路
の最下層の面積をその上の能動層より大きくシ、該パッ
ドを該最下層のうちその上の能動層がのっていない領域
に設ける。このパッドは多層構造集積回路をパッケージ
等にマウントした後、ポンディングワイヤを用いて、パ
ッケージ等のピン端子と接続される。
従来の集積回路のＡＪ膜等で形成されるパッドは機能素
子やＡＩ膜等を用いた水平配線を半導体基板上に形成し
、その表面に例えば化学的気相成長（ＣＶＤ）法による
８ｉ０．膜等の絶縁層を堆積させた後、パッド上の絶縁
層を、例えばフッ酸系のエツチング液で開口し形成して
いた。多層構造集積回路を構成する各層の能動層の中で
、パッドが設けられる能動層を第１の能動層と呼ぶこと
にし、該第１の能動層のパッドを形成する工程に従来の
集積回路に用いられている工程をそのまま適用すると次
に示す様な問題点が発生する。＋１）第１の能動層のパ
ッド上の絶縁層を開口した後、該第１の能動層上に順に
第２．第３・・・の能動層を積層する場合、第２．第３
．・・・の能動層を積層する工程において前記パッドが
露出しているから、パッドを侵すような薬品例えば酸、
アルカリ溶液が使用できない等、積層する工程が大幅に
制限される。（２）該第１の能動層上に順に第２．第３
．・・・の能動層を積層した後、第１の能動層のパッド
上の絶縁膜を開口する方法は、積層後、写真食刻技術を
用いることが難しく、パッド上の絶縁層をパターニング
できない。
本発明は以上述べた多層構造集積回路のパッドを形成す
る製造方法の問題点を解決するために行なわれたもので
ある。
本発明によればトランジスタ、抵抗素子やコンデンサ等
の機能素子とこれらを電気的に接続する平面配線が集積
化されている能動層を複数層積層し、各能動層に形成さ
れている機能素子がそれぞれの能動層に設けられた垂直
配線によって電気的に接続されている多層構造集積回路
の製造方法において、該多層構造集積回路と外部の回路
とを電気的に接続するパッドが形成されておυ、さらに
表面が絶縁層で覆われている第１の能動層の該絶ｈｋ層
のうち前記パッドとなる部分及び第１の能動層とその上
に積層する能動層とを接続する垂直配線となる部分を開
口し、しかる後、該開口部に金属バンプを形成すること
を特徴とする半導体装置の製造方法が得られる。
以上図面を用いて本発明の詳細な説明する。第１図から
第３図は本発明による多層構造集積回路の前記第１の能
動層を製造する工程を示したものである。第１図はシリ
コン基板等の半導体基板１上に例えば熱酸化法やＣＶＤ
法を用いて８ｉ０２膜等の第１の絶縁膜２を形成し、さ
らに該絶縁膜２の表面にゲート３．ドレイン４．ソース
５．およびチャネル６からなるＭＯＳＦＥＴを形成した
後、ＡＪ等の金属を用いた平面配線７および８を形成し
、最後にこの表面にＣＶＤ法等を用いて５ｉ０１膜等の
絶縁Ｍ９を堆積させた断面形状の一例を示したものであ
る。なお、平面配線７に接続されているヂは７と同一素
材、例えばＡＪ等で形成されているパッドで、その表面
の面積は例えば１００　Ｘ　１００μＩｎ２である。次
に、第２図に示されているように、パッド７′上および
垂直配線上の絶縁層９を同時に開口し、パッド用第１の
開口部１０および垂直配線用第２の開口部１１を形成す
る。例えば絶縁層がＳ＋０２膜の場合、その開口法は写
真食刻技術でパターン化されたフォトレジストをマスク
とするスジ酸系のエツチング液による湿式エツチングや
四ス、化炭素等の反応性ガスを用いた乾式エツチング等
が用いられる。この後、第３図に示されているように、
前記第１の開口部１０および第２の開口部１１の表面を
覆うように金属バンプ１２，１３を形成する。−例とし
て金属バンプ材料にＡｕを使用する場合の金属バンプの
形成方法の一例を示す。第２図に示されている構造の表
面に真空蒸着法、スパッタ法あるいはメッキ法を用いて
Ａｕ膜を形成する。
Ａｕ膜の膜厚は通常数ミクロン程度である。この時、Ａ
ｕ膜とその下地、ここでは絶縁層９、平面配線８、パッ
ド端子７′との間の接着力を増加させるだめに、接着層
とし゛Ｃ数十久のＴｉ膜を先に形成しておいでもよい。
この後写真食刻技術でバターニングしたフォトレジスト
等をマスクにして、王水やヨウド・ヨウ化カリ等のエツ
チング液を用いた湿式エツチングやイオンミーリング等
の乾式エツチングを用いてＡｕ膜をパターニングする。
以上の工程が終了ずれば金属バンプが形成される。以上
述べた方法は第１の開口部１０および第２の開口部１１
に直接金属バンプを形成し１３を第１の垂直配線として
用いる場合であるが、この他に前記第１の開口部１０お
よび第２の開口部１】に、Ａ／等の垂直配線用導電材料
を埋め込んだ後、金属バンプを形成する方法を用いても
よい。この方法を用いれは、金ハバンプの表面が平坦化
できるから後述する第１の能動層の上に第２の能動層を
積層する過程において、それぞれの層に形成された垂直
配線同志の接続が容易になる。ＡＪ等の垂直配線用導電
材料を前記第１の開口部１０および第２の開口部１１に
埋め込む方法の一例を以下に示す。まず第２図の＋１４
造の表向にスパッタ法等を用いてＡ１等の導電材料膜を
形成する。この導電材料膜の膜厚は前記第２の開口部１
１の深さと等しいことが望まし２いが必ずしもこれに限
らない。この後、フォトレジスト等をスピン塗布する。
この結果、第１の開口部１０および第２の開口部１１の
部分の前記フォトレジストの膜厚が他の部分に比べて厚
くなる。
したがって一様に前記フ（トレジストをドライエツチン
グすれば第１の開口部１０および第２の開口部１１の部
分のフォトレジストを残したまま他の部分のフォトレジ
ストが除去される。最後に第１の開口部１０および第２
の開口部１１に残っているフォトレジストをマスクに用
いて前記導電拐料をエツチングすれば第１の開口部１０
および第２の開口部１１に導電材料を自己整合で埋め込
むことができる。
第４図は第１図から第３図に示される工程を経て作製さ
れた第１の能動層の上に第２の能動層を積層した場合の
断面図である。第２の能動層は第２の絶縁膜２０上に形
成されたゲー）２１．ソース２２、ドレイン２３および
チャネル２４からなる第２のＭＯ３Ｐ”Ｔ”、Ｔ、第２
の垂直配線２５、水平配線２６．２７、第３の垂直配線
２８および第３の絶縁膜２９で構成される。
第２の能動層は、次の様な工程で形成される。まず、シ
リコン基板等の半導体基板上に形成した５ｉ０２膜等の
第２の絶縁膜２０上に第２のＭＯＳＦＥＴを形成する。
次に、第２の絶縁膜２０の一部分を開口し、さらにその
開口部のシリコン基板をエツチングしだ後、該開口部に
ｋｌ等の導電材料を埋め込み、第２の垂直配線２５を形
成する。導電材料を埋め込む方法の一例として先に述べ
た第１の開口部１０および第２の開口部１１に導電材料
を埋め込む方法がある。この後、ＡＩ等を用いた水平配
線２６．２７を形成し、第３の絶縁膜２９を形成する。
さらに第１図から第３図について述べた方法とほぼ同じ
方法で第３の垂直配線２８を形成する。最後に第３の垂
直配線２Ｂの側に支持基板（図示せず）をはりつけ、第
３の絶縁膜２０下のシリコン等の半導体基板を例えばフ
ッ酸と硝酸の混合エツチング液等で除去し、第２の垂直
配線２５が第２の能動層の裏面から飛び出ず構造にすれ
ば第２の能動層が形成される。この第２の能動層は第１
の能動層と位置合わせ後はり合わせる。はり合わせる方
法の一例として拡散浴接等がある。例えば第２の垂直配
線２５の材料にＡｌを、金属バンプ１３にＡｕを用いた
場合、３００８Ｃに加熱し、１０Ｋｇ／−の力で第１の
能動層と第２の能動層を押しつけて拡散溶接２行なえば
、第１の垂直配線１１と第２の垂直配線２５が接着され
、しかも電気的に導通状態となる。ここで３０は第１の
能動層と第２の能動層の間を充てんする材料で、接着や
層間絶縁を目的としたポリイミド等の有械膜、あるいは
放熱を目的としたダイヤモンド等の薄膜である。
以上述べた様な第１の能動層の上に第２の能動層を積層
し、さらに第２の能動層の上に第３の能動層を積層する
積層工程では、化学薬品による洗浄などが必要となる。
あるいは、ここで示した積層方法の他に、第２の能動層
を薄膜化する前に第２の能動層の表面と第１の能動層の
表面を対向させ拡散溶接等で接着させた両組２のｌ’ｆ
！ｊ　ｐｒｌ　／ｉイ〃さ而のシリコン基板等の半導体
基板を７・γ酸と硝酸の混合液を用いてエツチングによ
シ除去する方法もある。
いずれの場合においても第１の能動層に設けられたパッ
ド７′はＡｕ等の金属バンプ１２でおおわれているから
、腐蝕等から保護される。
第５図は第４図で得られた２層構造集積回路をパッケー
ジに組み立てた例を示したものである。
４０はセラミックスやプラスチック等を材料とするパッ
ケージ、４１はパッケージ上に設けられたＡｕ等の薄膜
、４２はパッケージ側の端子で、対応するパッケージの
ピン端子と接続されている。まず、前記２層構造集積回
路の第１の能動層の裏面とパッケージをＡｕと８ｉの合
金等を用いて４００℃程度に加熱して接着させる。この
後、太さ数１０μｍのＡｕ等のワイヤ４３を用いて金属
バンプ１２におおわれたパッド７′とパッケージ側の端
子４２を拡散溶接や超音波等を用いて接続する。
以上述べた様に本発明を用いれば第１の能動層に設けら
れているパッドおよび第１の垂直配線が同時１こ形成で
きるから、工程Ｏ簡略化を図ることができる。また金属
バンプが第１の垂直配線およびパッド上に形成されるか
ら、第１の能動層の上に第２．第３．・・・の能動層を
積層する工程においてパッドを保護できるという利点が
ある。
本発明を説明する際に用いた図面は一例を示したもので
これに限るものではない。例えば第１図では絶縁層上に
形成されたＭＯ８ＦＦｉＴが示されているが、半導体基
板上に形成されたＭＯ８ＦＦｉＴでもかまわないし、Ｍ
ＯＳＦＥＴの他にパイボー２・トランジスタ等であって
もよい。また、第４図、第５図には２層構造集積回路が
示されているが、３．　４１・・・層８ａ造集積回路に
も適用される。
【図面の簡単な説明】
第１図から第３図紘本発明による製造工程の流れの一例
を説明するだめの概略断面図である。１は半導体基板、
２は第１の絶縁層、３１　４９　５１６はそれぞれ第１
のＭＯＳＦＥＴを構成するゲート。 ドレイン、ソース、チャネルである。７，８は平面配線
７′はパッド、９社第２の絶縁層である。また１０．１
１は第１の開口部、第２の開口部、１２゜１３社第１の
金属バンプ、第２の金属バンプである。 第４図は一例として第３図に示されている第１の能動層
の上に第２の能動層を積層し、２層構造集積回路を実現
した概略断面図である。２０．２１は第３の絶縁層、第
４の絶縁層、２１〜２４は第２のＭＯＳＦＥＴを構成す
るゲート、ドレイン、ソース、チャネル、２６．２７は
第２の能動層の平面配線である。また２５．２８は第２
の垂直配線。 第３の垂直配線、３０は第１の能動層と第２の能動層間
の絶縁、接着あるいは放熱を行なう層である。 第５図は、第４図に示されている２層構造集積回路をパ
ッケージに組み立てた後の概略断面図である。４０はパ
ッケージ、４１は接着層、４２はパッケージ側の端子、
４３はボンディングワイヤである。 ７１図 ７２図 　６５

Claims (1)

    【特許請求の範囲】
  1. トランジスタ、抵抗素子やコンデンサ等の機能素子とこ
    れらを電気的に接続する平面配線が集積化されている能
    動層を複数層積層し、各能動層に形成されている機能素
    子がそれぞれの能動層に設けられた垂直配線によって電
    気的に接続されている多層構造集積回路の製造方法にお
    いて、該多層構造集積回路と外部の回路とを電気的に接
    続するパッドが形成されておシ、さらに表面が絶縁層で
    恍われている第１の能動層の該絶縁層のうち前記パッド
    となる部分及び第１の能動層とその上に積層する能動層
    とを接続する垂直配線となる部分を開口し、しかる後、
    該開口部に金属バンプを形成することを特徴とする半導
    体装置の製造方法。
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