JPH0715970B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0715970B2 JPH0715970B2 JP60213021A JP21302185A JPH0715970B2 JP H0715970 B2 JPH0715970 B2 JP H0715970B2 JP 60213021 A JP60213021 A JP 60213021A JP 21302185 A JP21302185 A JP 21302185A JP H0715970 B2 JPH0715970 B2 JP H0715970B2
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Description
【発明の詳細な説明】 〔概要〕 三次元ICを構成する各層の配線パターンを連絡する導体
線路の形成法として、トランジスタの各層を形成する段
階で層間絶縁層にコンタクトホールを作り、このコンタ
クトホールをトランジスタ形成工程で低抵抗のポリシリ
コンで埋めることにより、各層を縦方向に繋ぐ導体路を
形成する方法。
線路の形成法として、トランジスタの各層を形成する段
階で層間絶縁層にコンタクトホールを作り、このコンタ
クトホールをトランジスタ形成工程で低抵抗のポリシリ
コンで埋めることにより、各層を縦方向に繋ぐ導体路を
形成する方法。
本発明は三次元IC回路を連絡する導体線路の製造方法に
関する。
関する。
IC回路の集積度を向上する方法として二次元方向に集積
度を向上したLSIやVLSIが実用化されているが、三次元
方向に集積度を向上する立体回路の研究も進められてい
る。
度を向上したLSIやVLSIが実用化されているが、三次元
方向に集積度を向上する立体回路の研究も進められてい
る。
これは写真食刻技術（ホトリソグラフィ或いは電子線リ
ソグラフィ）の進歩とポリシリコン（Si）層の単結晶化
技術の進歩とに負っている。
ソグラフィ）の進歩とポリシリコン（Si）層の単結晶化
技術の進歩とに負っている。
第２図は現在使用されている三次元ICへのコンタクトホ
ールの形成法を示すもので、例としてMOS電界効果トラ
ンジスタを積層して形成する場合について説明すると次
のようになる。
ールの形成法を示すもので、例としてMOS電界効果トラ
ンジスタを積層して形成する場合について説明すると次
のようになる。
熱処理により約500Åの酸化被膜を形成したSi基板１の
上に化学気相成長法（以下CVD法と略称）によりポリSi
層を形成し、これに写真食刻技術と反応性イオンエッチ
ング（以下RIEと略称）技術を用いて第１のゲート電極
２をパターン形成する。
上に化学気相成長法（以下CVD法と略称）によりポリSi
層を形成し、これに写真食刻技術と反応性イオンエッチ
ング（以下RIEと略称）技術を用いて第１のゲート電極
２をパターン形成する。
次に、この第１のゲート電極２をマスクとし、Si基板１
にイオン注入を行い、第１のソース領域３と第１のドレ
イン領域４とを形成し、これにより第１層目のMOSトラ
ンジスタが形成される。
にイオン注入を行い、第１のソース領域３と第１のドレ
イン領域４とを形成し、これにより第１層目のMOSトラ
ンジスタが形成される。
次にCVD法により厚さが約5000Åの二酸化硅素（SiO2）
層或いはSiO2と燐硅酸ガラス（略称PSG）の複合層から
なる第１の層間絶縁層５を形成する。
層或いはSiO2と燐硅酸ガラス（略称PSG）の複合層から
なる第１の層間絶縁層５を形成する。
次に、かゝる層間絶縁層５の上の全域にCVD法を用いて
ポリSi層を形成し、アルゴン（Ar）レーザビームの走査
を行って、必要位置のポリSi層を再結晶化させて後、不
要部分をRIEにより除去してパターンニングし、第２のS
i層６が形成される。
ポリSi層を形成し、アルゴン（Ar）レーザビームの走査
を行って、必要位置のポリSi層を再結晶化させて後、不
要部分をRIEにより除去してパターンニングし、第２のS
i層６が形成される。
次に、かゝるSi層６の上に熱処理により酸化被膜を形成
した後、先に記したと同様な工程で第２のゲート電極７
を形成した後、これをマスクとし、先と同様にイオン注
入を行って第２のソース領域８と第２のドレイン領域が
形成されて第２層目のMOSトランジスタの形成が終わ
る。
した後、先に記したと同様な工程で第２のゲート電極７
を形成した後、これをマスクとし、先と同様にイオン注
入を行って第２のソース領域８と第２のドレイン領域が
形成されて第２層目のMOSトランジスタの形成が終わ
る。
以下同様にしてこの上に第２の層間絶縁層10を形成し、
この上に第３のゲート電極11,第３のソース領域12,第３
のドレイン領域13と形成して第３層目のMOSトランジス
タの形成が終わり、この上にCVD法によりSiO2層或いはP
SG層からなる絶縁層14を形成して層形成が終了する。
この上に第３のゲート電極11,第３のソース領域12,第３
のドレイン領域13と形成して第３層目のMOSトランジス
タの形成が終わり、この上にCVD法によりSiO2層或いはP
SG層からなる絶縁層14を形成して層形成が終了する。
また各層に形成されているMOSトランジスタのドレイン
領域に回路接続を行う方法としてはRIE法を用いて図に
示すように絶縁層14の上から各層のSi層に達するまでRI
Eを行っていた。
領域に回路接続を行う方法としてはRIE法を用いて図に
示すように絶縁層14の上から各層のSi層に達するまでRI
Eを行っていた。
然し、かゝる従来法による場合はエッチングする穴の深
さが層により異なるために浅い部分はオーバエッチング
となって穴径が大きくなり、形成されたコンタクトホー
ル15,16,17の外観が不揃いになる以外に相互の間隔が狭
いために短絡が懸念される。
さが層により異なるために浅い部分はオーバエッチング
となって穴径が大きくなり、形成されたコンタクトホー
ル15,16,17の外観が不揃いになる以外に相互の間隔が狭
いために短絡が懸念される。
また回路接続を行うにはスパッタリング法によりSiO2或
いはPSGからなる絶縁層14上に配線パターン形成のため
のAl層を形成する段階でコンタクトホール15,16,17の穴
埋めを行った後、写真食刻法により配線パターンを形成
しているが、コンタクトホールの深さが1.5μｍ前後と
なると如何なる手段を用いてAlを堆積しても穴埋めがで
きず、導通不良が発生する。
いはPSGからなる絶縁層14上に配線パターン形成のため
のAl層を形成する段階でコンタクトホール15,16,17の穴
埋めを行った後、写真食刻法により配線パターンを形成
しているが、コンタクトホールの深さが1.5μｍ前後と
なると如何なる手段を用いてAlを堆積しても穴埋めがで
きず、導通不良が発生する。
以上のことから多層化においては自ら積層数が制限され
ると云う問題があり、この解決が要望されていた。
ると云う問題があり、この解決が要望されていた。
以上記したように三次元ICの形成においては各層に形成
されている半導体デバイスへの配線接続を行うためにコ
ンタクトホールの形成が必要であるが、深さの異なるコ
ンタクトホールを等しい穴径で穴開けすることが難し
く、また深さが深くなると如何なる堆積方法を用いても
充分な穴埋めができないことが問題である。
されている半導体デバイスへの配線接続を行うためにコ
ンタクトホールの形成が必要であるが、深さの異なるコ
ンタクトホールを等しい穴径で穴開けすることが難し
く、また深さが深くなると如何なる堆積方法を用いても
充分な穴埋めができないことが問題である。
上記の問題は階層状に半導体デバイスを形成する三次元
ICの製造工程において、最上層に設けた導体パターンと
各層の半導体デバイスとを連絡する導体線路の形成法と
して、各階層に半導体デバイスを形成する度ごとに、デ
バイスを覆う層間絶縁層を穴開けしてコンタクトホール
を設け、このコンタクトホールを導電材料で埋め、次
に、層間絶縁層の上に上層の半導体デバイスを形成する
工程を繰り返すことより上下に連続した導体線路を形成
する半導体装置の製造方法により解決することができ
る。
ICの製造工程において、最上層に設けた導体パターンと
各層の半導体デバイスとを連絡する導体線路の形成法と
して、各階層に半導体デバイスを形成する度ごとに、デ
バイスを覆う層間絶縁層を穴開けしてコンタクトホール
を設け、このコンタクトホールを導電材料で埋め、次
に、層間絶縁層の上に上層の半導体デバイスを形成する
工程を繰り返すことより上下に連続した導体線路を形成
する半導体装置の製造方法により解決することができ
る。
本発明は三次元ICを形成する際、多層化が終わった後に
コンタクトホールを設けるのではなく、第１層目の半導
体デバイスが形成され、これが第１の層間絶縁層で被覆
されて後、第２層目の半導体デバイスの電極が形成され
る前の段階でコンタクトホールを作り、この電極形成に
使用する導電材料を用いて穴埋めを行い、以後第３層目
の半導体デバイスを形成する際にも、この部分にコンタ
クトホールを設けて穴埋めを行う方法を繰り返すことに
より、多層化の層数に拘わらず同じ穴径でまた理想的な
導通状態のコンタクトホールを形成するものである。
コンタクトホールを設けるのではなく、第１層目の半導
体デバイスが形成され、これが第１の層間絶縁層で被覆
されて後、第２層目の半導体デバイスの電極が形成され
る前の段階でコンタクトホールを作り、この電極形成に
使用する導電材料を用いて穴埋めを行い、以後第３層目
の半導体デバイスを形成する際にも、この部分にコンタ
クトホールを設けて穴埋めを行う方法を繰り返すことに
より、多層化の層数に拘わらず同じ穴径でまた理想的な
導通状態のコンタクトホールを形成するものである。
なお、電極形成に使用する導電材料としてはポリSiをイ
オン注入により低抵抗化させたものを使用する。
オン注入により低抵抗化させたものを使用する。
次に、三次元ICにおいて、配線は最上部の絶縁層の上に
パターン形成してあり、層形成されているそれぞれのト
ランジスタのゲート電極，ソース領域，ドレイン領域か
ら垂直に導電路が伸びて配線に回路接続しているが、第
１図および第２図に示すように複数のゲート電極が完全
に積層して形成してある場合はトランジスタのソース領
域とドレイン領域を下側に行くほど面積を大きく形成す
る必要があり、一方、ゲート電極をずらせてパターン形
成する場合は、それぞれのソース領域とドレイン領域を
等しい面積で形成することが可能である。
パターン形成してあり、層形成されているそれぞれのト
ランジスタのゲート電極，ソース領域，ドレイン領域か
ら垂直に導電路が伸びて配線に回路接続しているが、第
１図および第２図に示すように複数のゲート電極が完全
に積層して形成してある場合はトランジスタのソース領
域とドレイン領域を下側に行くほど面積を大きく形成す
る必要があり、一方、ゲート電極をずらせてパターン形
成する場合は、それぞれのソース領域とドレイン領域を
等しい面積で形成することが可能である。
第１図は第２図に示した三層構造のMOS電界効果トラン
ジスタからなるICに本発明を適用して各層のドレイン領
域を結ぶ導線路を形成する方法を示すものである。
ジスタからなるICに本発明を適用して各層のドレイン領
域を結ぶ導線路を形成する方法を示すものである。
すなわち、塩化水素（HCl）ガス雰囲気中で800℃で加熱
を行い、厚さが100ÅのSiO2膜を設けたSi基板１の上に
シラン（SiH4）を反応ガスとし、窒素（N2）をキャリア
ガスとして400℃でプラズマCVDを行い、厚さが1600Åの
ポリSi層を作り、次に、塩素ガス（Cl2）と酸素ガス（O
2）の混合ガスをエッチャントとしてドライエッチング
を行い、第１のゲート電極２を形成した。
を行い、厚さが100ÅのSiO2膜を設けたSi基板１の上に
シラン（SiH4）を反応ガスとし、窒素（N2）をキャリア
ガスとして400℃でプラズマCVDを行い、厚さが1600Åの
ポリSi層を作り、次に、塩素ガス（Cl2）と酸素ガス（O
2）の混合ガスをエッチャントとしてドライエッチング
を行い、第１のゲート電極２を形成した。
次に、この第１のゲート電極２をマスクとして砒素イオ
ン（As+）をドーズ量1015／cm2の条件でイオン注入を行
い、第１のソース領域３と第１のドレイン領域４を形成
することで第１層目のMOSトランジスタが形成された。
ン（As+）をドーズ量1015／cm2の条件でイオン注入を行
い、第１のソース領域３と第１のドレイン領域４を形成
することで第１層目のMOSトランジスタが形成された。
次に、この第１層目のMOSトランジスタを含む基板上
に、SiH4とO2の混合ガスを用いてプラズマCVDを行って
厚さが1000ÅのSiO2膜を、次に、SiH4とホスフィン（PH
3）と亜酸化窒素（N2O）の混合ガスを用いてプラズマCV
Dを行い、厚さが4000Åの燐硅酸ガラス膜を作り、SiO2
層とPSGとの二層構造をとり、厚さが5000Åの第１の層
間絶縁層５を形成した。
に、SiH4とO2の混合ガスを用いてプラズマCVDを行って
厚さが1000ÅのSiO2膜を、次に、SiH4とホスフィン（PH
3）と亜酸化窒素（N2O）の混合ガスを用いてプラズマCV
Dを行い、厚さが4000Åの燐硅酸ガラス膜を作り、SiO2
層とPSGとの二層構造をとり、厚さが5000Åの第１の層
間絶縁層５を形成した。
次に、この上に先と同じ条件、すなわち、SiH4とN2との
混合ガスを用いてプラズマCVDを行って、厚さが1600Å
のポリSi層を形成した後、出力15Wのアルゴン（Ar）レ
ーザをスポット径100μｍに集光した状態でトランジス
タ形成位置のポリSi上を走査して結晶化させ、不要部分
のポリSiはCl2とO2との混合ガスをエッチャントとして
ドライエッチングを行って除去して第２のSi層６を形成
した。
混合ガスを用いてプラズマCVDを行って、厚さが1600Å
のポリSi層を形成した後、出力15Wのアルゴン（Ar）レ
ーザをスポット径100μｍに集光した状態でトランジス
タ形成位置のポリSi上を走査して結晶化させ、不要部分
のポリSiはCl2とO2との混合ガスをエッチャントとして
ドライエッチングを行って除去して第２のSi層６を形成
した。
次に、先と同様にHClガス雰囲気中で800℃の熱処理を行
ってこの表面を厚さが100ÅのSiO2膜に変え、ゲート絶
縁膜を形成した。
ってこの表面を厚さが100ÅのSiO2膜に変え、ゲート絶
縁膜を形成した。
次に、20％のO2を含む四弗化炭素（CF4）をエッチャン
トとして第１の絶縁層５のドライエッチングを行い、第
１のドレン領域４に達する径0.8μｍのコンタクトホー
ル18を形成した。
トとして第１の絶縁層５のドライエッチングを行い、第
１のドレン領域４に達する径0.8μｍのコンタクトホー
ル18を形成した。
次に、この基板上に先と同様にSiH4とN2との混合ガスを
用いてプラズマCVDを行って、厚さが1600ÅのポリSi層
を形成し、コンタクトホール18を埋めた。
用いてプラズマCVDを行って、厚さが1600ÅのポリSi層
を形成し、コンタクトホール18を埋めた。
次に、このポリSi層をCl2とO2の混合ガスをエッチャン
トとしてドライエッチングを行い、第２のゲート電極７
とコンタクトホール18を埋める導電路を形成した。
トとしてドライエッチングを行い、第２のゲート電極７
とコンタクトホール18を埋める導電路を形成した。
次に、第２のゲート電極７をマスクとして、1015／cm2
のドーズ量でAs+イオンのイオン注入を行い、第２のゲ
ート電極７とコンタクトホール18を埋めた導電路を低抵
抗化すると共に第２のソース領域８と第２のドレイン領
域９を形成したが、低抵抗化したポリSiのシート抵抗は
約100Ωであった。
のドーズ量でAs+イオンのイオン注入を行い、第２のゲ
ート電極７とコンタクトホール18を埋めた導電路を低抵
抗化すると共に第２のソース領域８と第２のドレイン領
域９を形成したが、低抵抗化したポリSiのシート抵抗は
約100Ωであった。
以下、このような工程を繰り返すことにより第１図に示
すような導電路21〜23を備えた三次元ICを作ることがで
きた。
すような導電路21〜23を備えた三次元ICを作ることがで
きた。
このような方法により形成されるコンタクトホールの直
径は層位置によらず一定であり、また各コンタクトホー
ルは低抵抗のポリSiで充填されているので充分な導通状
態を確保することができる。
径は層位置によらず一定であり、また各コンタクトホー
ルは低抵抗のポリSiで充填されているので充分な導通状
態を確保することができる。
以上記したように本発明の実施により従来の問題点が解
決されて多層化が可能となり、収率の高い三次元ICの製
造が可能となる。
決されて多層化が可能となり、収率の高い三次元ICの製
造が可能となる。
第１図は本発明に係るコンタクトホール形成法を示す断
面図、 第２図は従来のコンタクトホール形成法を示す断面図、 である。 図において、 ２は第１のゲート電極、３は第１のソース領域、４は第
１のドレイン領域、５は第１の層間絶縁層、６と第２の
Si層、７は第２のゲート電極、８は第２のソース領域、
９は第２のドレイン領域、10は第２の層間絶縁層、15〜
17はコンタクトホール、18は第１のコンタクトホール、
19,20は第２のコンタクトホール、21〜23は導電路、で
ある。
面図、 第２図は従来のコンタクトホール形成法を示す断面図、 である。 図において、 ２は第１のゲート電極、３は第１のソース領域、４は第
１のドレイン領域、５は第１の層間絶縁層、６と第２の
Si層、７は第２のゲート電極、８は第２のソース領域、
９は第２のドレイン領域、10は第２の層間絶縁層、15〜
17はコンタクトホール、18は第１のコンタクトホール、
19,20は第２のコンタクトホール、21〜23は導電路、で
ある。
Claims (1)
- 【請求項１】基板上に絶縁層を介してMISトランジスタ
を積層して形成すると共に、各層を縦方向に繋ぐ導電路
を設けてなる半導体ICの製造工程が、 熱酸化法により形成した酸化膜を備えたシリコン基板
（１）上にポリシリコン層を形成し、該ポリシリコン層
を選択エッチングして第１のゲート電極（２）を形成
し、該第１のゲート電極（２）をマスクとしてシリコン
基板（１）にイオン注入を行って第１のソース領域
（３）と第１のドレイン領域（４）を形成して第１層目
のMISトランジスタを形成する工程と、 該第１層目のMISトランジスタを形成してあるシリコン
基板（１）上に第１の層間絶縁層（５）を形成した後、
該第１の層間絶縁層（５）の上にポリシリコン層を形成
し、レーザビームの走査を行ってトランジスタ形成位置
のポリシリコン層を再結晶化した後、不要部分のポリシ
リコン層を除いて第２のシリコン層（６）を形成し、熱
酸化を行なって該第２のシリコン層（６）上にゲート絶
縁膜を形成する工程と、 前記第１の層間絶縁層（５）を穴開けして第１のソース
領域（３）または第１のドレイン領域（４）とを結ぶ第
１のコンタクトホール（18）を形成した後、前記第２の
シリコン層（６）上を含めて基板上にポリシリコン層の
形成を行って第１のコンタクトホール（18）の穴埋めを
行う工程と、 前記第２のシリコン層（６）の上のポリシリコン層を選
択エッチングしてゲート電極（７）と第１のコンタクト
ホール（18）にポリシリコンを盛り上げた導電路を形成
する工程と、 前記ゲート電極（７）をマスクとしてイオン注入を行
い、第２のソース領域（８）と第２のドレイン領域
（９）を形成すると共に、前記導電路のポリシリコンを
低抵抗化する工程と、 を繰り返して多層化すると共に、各層を縦方向に繋ぐ導
電路（21,22,23）を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213021A JPH0715970B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213021A JPH0715970B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273652A JPS6273652A (ja) | 1987-04-04 |
| JPH0715970B2 true JPH0715970B2 (ja) | 1995-02-22 |
Family
ID=16632191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213021A Expired - Lifetime JPH0715970B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715970B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2536050B2 (ja) * | 1988-04-27 | 1996-09-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6291858B1 (en) * | 2000-01-03 | 2001-09-18 | International Business Machines Corporation | Multistack 3-dimensional high density semiconductor device and method for fabrication |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955037A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置 |
| JPS6091660A (ja) * | 1983-10-25 | 1985-05-23 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-26 JP JP60213021A patent/JPH0715970B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273652A (ja) | 1987-04-04 |
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