JPS6040701B2 - 多結晶シリコン層を有する半導体装置の製法 - Google Patents

多結晶シリコン層を有する半導体装置の製法

Info

Publication number
JPS6040701B2
JPS6040701B2 JP4652778A JP4652778A JPS6040701B2 JP S6040701 B2 JPS6040701 B2 JP S6040701B2 JP 4652778 A JP4652778 A JP 4652778A JP 4652778 A JP4652778 A JP 4652778A JP S6040701 B2 JPS6040701 B2 JP S6040701B2
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
silicon layer
insulating film
film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP4652778A
Other languages
English (en)
Other versions
JPS54139493A (en
Inventor
怜 目黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP4652778A priority Critical patent/JPS6040701B2/ja
Publication of JPS54139493A publication Critical patent/JPS54139493A/ja
Publication of JPS6040701B2 publication Critical patent/JPS6040701B2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明はシリコンゲート型MIS半導体装置の(Met
al lmulateSemiConducbr)製法
に関するものである。
シリコンゲート型MSICはシリコン半導体基板上に気
相化学成長法により析出した多結晶シリコン層をフオト
ヱッチングにより選択的に除去することによって一部を
ゲートとし、他部を配線層として形成するものであり、
多結晶シリコン層の上に層間絶縁膜を介してアルミニウ
ム配線を形成し、層間絶縁膜のスルーホールを介して多
結晶シリコン層とアルミニウム配線層とは接続される。
ところで、従来よりシリコンゲート型MISににおいて
は多結晶シリコン層とアルミニウム配線層とを相互に接
続するスルーホール部における接続不良が比較的多かっ
た。これは、第2図aに示すようにシリコン基板上にパ
シベーション酸化膜2を介して形成した多結晶シリコン
層3とアルミニウム配線層との層間絶縁膜塔G(フオス
シリケ−トガラス)膜8に対してフオトェッチング処理
を施すことにより形成するスルーホール9の位置に若干
のずれが生じ、さらに、このフオトェッチングによって
俺G膜8以外に前記パシべ‐ション酸化物膜2までがエ
ッチング除去される結果、多結晶シリコン層3の側面部
分下がサイドエッチでえぐられ、極めて急峻で大きな段
差が生じることに起因するもので、その結果、同図bに
示すようにその上にアルミニウム葵着したアルミニウム
配線膜1川こ段切れが生じるのである。かかる断線不良
に対する防止策として下層となる多結晶シリコン層のス
ルーホール部の形成される部分を広くできるように、多
結晶シリコン層をドッグボーン形状(平面的にみて一部
を広くとる形状)にすることが考えられるけれども、こ
の方法によればICの集積密度が低下し、高集積化の要
請に反することになる。
本発明は集積密度を低下させることなく多結晶シリコン
層とその上層の配線膜との接続部における断線不良の発
生を防止することを目的とする。
上記目的を達成するための本発明の一実施態様は、半導
体基板上に部分的に形成した多結晶シリコン層の上面を
耐酸化性膜で覆った状態で加熱酸化処理を施すことによ
り上記多結晶シリコン層の側面にシリコン酸化物膜を形
成する工程、上記耐酸化性絶縁膜を除去した状態でその
上に糟間絶縁層となる絶縁層を形成する工程、上記絶縁
膜を選択的にエッチングして上記多結晶シリコン層の−
部が露出するスルーホールを形成する工程及び上記スル
ーホールを通して多結晶シリコン層にコンタクトする配
線層を形成する工程とから成るものである。以下本発明
を一つの実施例にそって説明する。
第1図a〜hは本発明の一実施例に係るシリコンゲート
型MISICの製法を工程順に示すものである。{a}
一導電型半導体基板例えばp型シリコン半導体基板1
の表面を全面的に加熱酸化することによりフィールド絶
縁膜となる厚いシリコン酸化物(Si02)膜2を形成
した後、そのソース、ドレィン及びゲートを形成すべき
アクィブ領域部分をフオトェッチングによって選択的に
除去し、基板1の表面の全面的加熱酸化処理によりゲー
ト絶縁膜となる薄い酸化膜2aを形成する。
次いで、気相化学反応成長法により上記絶縁膜上に多結
晶シリコン層3を形成し、同時に又はその後不純物導入
により多結晶シリコン層3を導体化した後、気相化学反
応成長法によりその表面に耐酸化性絶縁膜であるシリコ
ン窒化膿(ナイトラィド:Si3N4)膜4を形する。
(b} ナイトラィド膜4をフオトェツチングにより選
択的に除去した後、残存するナイトラィド膿4をマスク
としてさらに多結晶シリコン層3を選択エッチングする
ことにより、多結晶シリコン層からなるゲート3a及び
配線層3を形成する。‘cー 半導体基板1に対して加
熱酸化処理をすることにより多結晶シリコン層3,3a
の側面にシリコン酸化物膜5を形成する。
【d)その後、フィールドパシベーション用シリコン酸
化物膜2及びゲート絶縁膜上の多結晶シリコンゲート3
aをマスクとして半導体基板1の表面に基板1と逆導電
型例えばn型の不純物を導入することによりセルフアラ
ィン的にソース6及びドレィン7を形成する。
‘eー 多結晶シリコン層3a,3上のナイトライド膜
4をエッチングにより除去する‘fー 全面に層間絶縁
層となる偽G(フオスシリケートガラス)膿8を気相よ
り堆積する。
(g) PSq漠8に対してフオトェツチングすること
により多結晶シリコン層3の一部を露出するスルーホー
ル9を形成する。
この場合、スルーホール9は多結晶シリコン層3上に正
しく位置するとは限らない。多くの場合第1図gに示す
ように多結晶シリコン層の位置からずれる。このエッチ
ングに際して、俺G膜のみならず、エッチング部分下に
おいてシリコン酸化物5,2も若干エッチングされる。
(h) その後、アルミニウム膜を真空蒸着法により全
面に形成し、次いでフオトェツチング処理によりアルミ
ニウム膜の不要部分を除去することにより所要のパター
ンのアルミニウム配線層10を形成する。
このように本発明によれば、多結晶シリコン層を形成後
その側面に酸化膜を設けておくので、その上に覆ったP
SG膜等の絶縁膜のスルーホールエッチング処理に際し
て多結晶シリコン層側面部の酸化物膜が若干エッチング
されても直後多結晶シリコン層3の下部がえぐられるこ
とはなく、スルーホール部に急峻な段差が生じない。
したがって、このスルーホール部におけるアルミニウム
配線の断線は生じにくくなる。第2図a,bと第3図a
,bとはスルーホールの形成位置のずれにより配線膜が
どのように形成されるかを従来例と本発明例とを対比さ
せて工程順に示した断面図である。
第2図が従来例の場合を、第3図が本発明の場合をそれ
ぞれ示すものである。このである。この両者の比較から
も明らかなように本発明によれば多結晶シリコン層3の
下部におけるえぐれはなく、断線も生じにくいのである
。したがって、スルーホール部の位置に若干のずれが生
じても支障なく配線を形成することができるので、多結
晶シリコン層を特にドッグボー0ン形状にする必要がな
く、集積密度を低くすることなくスルーホール部の断線
を防止することができる。
【図面の簡単な説明】
第1図a〜hは本発明の一実施例に係るシリコンゲート
型MISICの製法を工程順に示す断面図である。 第2図a,bは従来例におけるスル−ホ−ル部の位置ず
れに基づいてアルミニウム配線層がどのように形成され
るかを示す断面図である。第3図a,bは本発明の場合
におけるスルーホール部の位置ずれれに基づいてアルミ
ニウム配線層がどのように形成されるかを示す断面図で
ある。1・・・・・・半導体基板、2・・・・・・シリ
コン酸化物、2a・・・・・・ゲート絶縁膜、3・・・
・・・多結晶シリコン層、4……ナイトライド膜、5…
…シリコン酸化物膜、6……ソース、7……ドレィン、
8……PSG、9・・・・・・スルーホール、10・・
・・・・アルミニウム配線。 第1図 第、図 第2図 第3図

Claims (1)

    【特許請求の範囲】
  1. 1 半導体基体表面にゲート絶縁膜及びフイールド絶縁
    膜を形成する工程、前記ゲート絶縁膜上及びフイールド
    絶縁膜上に多結晶シリコン層を選択的に形成する工程、
    前記ゲート絶縁膜上及びフイールド絶縁膜上の多結晶シ
    リコン層の側面に第1の絶縁膜を形成する工程、前記多
    結晶シリコン層が形成される前記ゲート絶縁膜上からフ
    イールド絶縁膜上まで延在する第2の絶縁膜を形成する
    工程、前記フイールド絶縁膜上の前記第2の絶縁膜を選
    択的に除去して前記フイールド絶縁膜上に存在する前記
    多結晶シリコン層の一部を露出する工程、前記露出され
    た多結晶シリコン層の一部に電気的に接続する配線層を
    形成する工程、を有することを特徴とする多結晶シリコ
    ン層を有する半導体装置の製造方法。
JP4652778A 1978-04-21 1978-04-21 多結晶シリコン層を有する半導体装置の製法 Expired JPS6040701B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4652778A JPS6040701B2 (ja) 1978-04-21 1978-04-21 多結晶シリコン層を有する半導体装置の製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4652778A JPS6040701B2 (ja) 1978-04-21 1978-04-21 多結晶シリコン層を有する半導体装置の製法

Publications (2)

Publication Number Publication Date
JPS54139493A JPS54139493A (en) 1979-10-29
JPS6040701B2 true JPS6040701B2 (ja) 1985-09-12

Family

ID=12749745

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4652778A Expired JPS6040701B2 (ja) 1978-04-21 1978-04-21 多結晶シリコン層を有する半導体装置の製法

Country Status (1)

Country Link
JP (1) JPS6040701B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322766B2 (en) 2020-05-28 2022-05-03 Saudi Arabian Oil Company Direct hydrocarbon metal supported solid oxide fuel cell
US11492254B2 (en) 2020-06-18 2022-11-08 Saudi Arabian Oil Company Hydrogen production with membrane reformer
US11492255B2 (en) 2020-04-03 2022-11-08 Saudi Arabian Oil Company Steam methane reforming with steam regeneration
US11578016B1 (en) 2021-08-12 2023-02-14 Saudi Arabian Oil Company Olefin production via dry reforming and olefin synthesis in a vessel
US11583824B2 (en) 2020-06-18 2023-02-21 Saudi Arabian Oil Company Hydrogen production with membrane reformer
US11617981B1 (en) 2022-01-03 2023-04-04 Saudi Arabian Oil Company Method for capturing CO2 with assisted vapor compression
US11639290B2 (en) 2020-06-04 2023-05-02 Saudi Arabian Oil Company Dry reforming of methane with carbon dioxide at elevated pressure

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11492255B2 (en) 2020-04-03 2022-11-08 Saudi Arabian Oil Company Steam methane reforming with steam regeneration
US11322766B2 (en) 2020-05-28 2022-05-03 Saudi Arabian Oil Company Direct hydrocarbon metal supported solid oxide fuel cell
US11639290B2 (en) 2020-06-04 2023-05-02 Saudi Arabian Oil Company Dry reforming of methane with carbon dioxide at elevated pressure
US11492254B2 (en) 2020-06-18 2022-11-08 Saudi Arabian Oil Company Hydrogen production with membrane reformer
US11583824B2 (en) 2020-06-18 2023-02-21 Saudi Arabian Oil Company Hydrogen production with membrane reformer
US11578016B1 (en) 2021-08-12 2023-02-14 Saudi Arabian Oil Company Olefin production via dry reforming and olefin synthesis in a vessel
US11617981B1 (en) 2022-01-03 2023-04-04 Saudi Arabian Oil Company Method for capturing CO2 with assisted vapor compression

Also Published As

Publication number Publication date
JPS54139493A (en) 1979-10-29

Similar Documents

Publication Publication Date Title
US5243220A (en) Semiconductor device having miniaturized contact electrode and wiring structure
EP0216017A2 (en) Method of manufacturing a semiconductor device including forming a multi-level interconnection layer
JPH10135331A (ja) 半導体装置のコンタクトホール形成方法
JPS6040701B2 (ja) 多結晶シリコン層を有する半導体装置の製法
JPS60124967A (ja) 集積回路構造体
US6833293B2 (en) Semiconductor device and method for manufacturing the same
JP2544937B2 (ja) 半導体装置およびその製造方法
KR910009353B1 (ko) 반도체장치 및 그 제조방법
JPS6227542B2 (ja)
EP0037040B1 (en) Method of manufacturing a semiconductor device
JP2707536B2 (ja) 半導体装置の製造方法
JP2587103B2 (ja) 半導体装置の製造方法
JPH08130195A (ja) 半導体装置及びその製造方法
JPH09213949A (ja) 半導体装置の製造方法
JPS6013313B2 (ja) 半導体装置の製造方法
JPS6138860B2 (ja)
JP2874070B2 (ja) 半導体装置の製造方法
JP2950620B2 (ja) 半導体装置
JPH01235352A (ja) 半導体装置の製造方法
JPH07169710A (ja) 半導体装置のコンタクト構造およびその製造方法
KR100230594B1 (ko) 반도체 소자의 금속 배선 형성방법
JP2790514B2 (ja) 半導体装置の製造方法
JPH1174270A (ja) 半導体装置とその製造方法
JPH061785B2 (ja) バイポーラ型半導体集積回路装置の製造方法
JPH0917783A (ja) 半導体装置の製造方法