JPS6227542B2 - - Google Patents
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- JPS6227542B2 JPS6227542B2 JP54114591A JP11459179A JPS6227542B2 JP S6227542 B2 JPS6227542 B2 JP S6227542B2 JP 54114591 A JP54114591 A JP 54114591A JP 11459179 A JP11459179 A JP 11459179A JP S6227542 B2 JPS6227542 B2 JP S6227542B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に多
結晶シリコン薄膜表面に金属シリサイド層を有す
る集積回路装置の製造方法に関するものである。
結晶シリコン薄膜表面に金属シリサイド層を有す
る集積回路装置の製造方法に関するものである。
従来、集積回路装置の電極や配線として多結晶
シリコン薄膜がその製造技術の単純さ、素子の小
型化、高性能化への寄与の大きさ由に使用されて
いる。亦、この種の装置において、多結晶シリコ
ン薄膜により形成された電極及び配線に寄生する
抵抗値を下げる有効な手段として、多結晶シリコ
ン薄膜表面に金属シリサイドを形成する場合があ
る。第１図は多結晶シリコン薄膜配線表面に金属
シリサイド層を形成させた構造の例を示した断面
図であり、この構造を得る為の方法は以下の如く
である。半導体の一主面上を覆う絶縁膜１０１上
に多結晶シリコン薄膜配線１０２，１０２′を選
択的に形成する。次に装置表面全域に金属を蒸着
し、熱的処理を施すことにより多結晶シリコン薄
膜上の金属をシリコンと反応させ金属シリサイド
とする。その後、装置全体を適当なエツチング液
に侵し絶縁膜上の不要な金属を除去する。その結
果多結晶シリコン薄膜配線１０２，１０２′が互
いに電気的分離を保ちつつ表面に金属シリサイド
層１０３，１０３′を有する第１図に示す構造が
得られる。この例で示されるように、金属シリサ
イド層を、選択的に形成されている多結晶シリコ
ン薄膜表面に、自己整合的に成長させることが可
能であり、この金属シリサイド層の形成の為に特
に写真蝕刻工程を設ける必要はない。
シリコン薄膜がその製造技術の単純さ、素子の小
型化、高性能化への寄与の大きさ由に使用されて
いる。亦、この種の装置において、多結晶シリコ
ン薄膜により形成された電極及び配線に寄生する
抵抗値を下げる有効な手段として、多結晶シリコ
ン薄膜表面に金属シリサイドを形成する場合があ
る。第１図は多結晶シリコン薄膜配線表面に金属
シリサイド層を形成させた構造の例を示した断面
図であり、この構造を得る為の方法は以下の如く
である。半導体の一主面上を覆う絶縁膜１０１上
に多結晶シリコン薄膜配線１０２，１０２′を選
択的に形成する。次に装置表面全域に金属を蒸着
し、熱的処理を施すことにより多結晶シリコン薄
膜上の金属をシリコンと反応させ金属シリサイド
とする。その後、装置全体を適当なエツチング液
に侵し絶縁膜上の不要な金属を除去する。その結
果多結晶シリコン薄膜配線１０２，１０２′が互
いに電気的分離を保ちつつ表面に金属シリサイド
層１０３，１０３′を有する第１図に示す構造が
得られる。この例で示されるように、金属シリサ
イド層を、選択的に形成されている多結晶シリコ
ン薄膜表面に、自己整合的に成長させることが可
能であり、この金属シリサイド層の形成の為に特
に写真蝕刻工程を設ける必要はない。
本発明の目的は、互いに電気的に分離され、且
つ一部分重畳する、第一のシリコン層と、多結晶
シリコン薄膜である第二のシリコン層の表面に金
属シリサイド層を形成させる場合に、第１図で示
した単層のシリコン層表面に金属シリサイド層を
形成させる構造が有する製法の簡便さを損なわ
ず、且つ両シリコン層表面の可能な限り広範な領
域に金属シリサイドを形成させる半導体装置の製
造方法を提供することにある。
つ一部分重畳する、第一のシリコン層と、多結晶
シリコン薄膜である第二のシリコン層の表面に金
属シリサイド層を形成させる場合に、第１図で示
した単層のシリコン層表面に金属シリサイド層を
形成させる構造が有する製法の簡便さを損なわ
ず、且つ両シリコン層表面の可能な限り広範な領
域に金属シリサイドを形成させる半導体装置の製
造方法を提供することにある。
本発明によれば、半導体基板もしくはその半導
体基板上に単結晶もしくは多結晶のシリコン層か
らなる第１のシリコン層上に絶縁膜を介して多結
晶シリコンの第２のシリコン層を形成して第２の
シリコン層表面とこの第２のシリコン層直下の部
分に隣接する部分の第１のシリコン層表面とを露
出するようにし、全面シリサイド化可能な金属を
被着し、熱処理によつて露出する第１および第２
のシリコン層表面に接する金属をシリサイド化
し、シリサイド化しなかつた金属を除去すること
によつて第１および第２のシリコン層表面のシリ
サイドをこれらの間の絶縁膜の厚さによつて分離
する半導体装置の製造方法を得る。
体基板上に単結晶もしくは多結晶のシリコン層か
らなる第１のシリコン層上に絶縁膜を介して多結
晶シリコンの第２のシリコン層を形成して第２の
シリコン層表面とこの第２のシリコン層直下の部
分に隣接する部分の第１のシリコン層表面とを露
出するようにし、全面シリサイド化可能な金属を
被着し、熱処理によつて露出する第１および第２
のシリコン層表面に接する金属をシリサイド化
し、シリサイド化しなかつた金属を除去すること
によつて第１および第２のシリコン層表面のシリ
サイドをこれらの間の絶縁膜の厚さによつて分離
する半導体装置の製造方法を得る。
以下本発明につき図面を用いて説明する。
第２図は本発明の実施例の原理を説明する断面
図である。半導体基板の一主面上に第一のシリコ
ン層２０１を形成する。この第一のシリコン層２
０１としては半導体単結晶基板中のある限定され
た領域であつても良いし、亦は半導体基板の一主
面上を覆う絶縁膜上に選択的に形成された多結晶
シリコン薄膜であつても良い。第一のシリコン層
２０１を覆う絶縁膜２０２を間に介して多結晶シ
リコン薄膜からなる第二のシリコン層２０３を形
成する。第一のシリコン層２０１と第二のシリコ
ン層２０３の重畳部以外の絶縁膜は第二のシリコ
ン層２０１自身をマスクとしてエツチング等によ
り自己整合的に取り除かれている。従つて第１図
で示したのと同様の方法を用いて第一のシリコン
層２０１において第二のシリコン層２０３との重
畳部を除く全表面、及び第二のシリコン層の全表
面２０３に金属シリサイド層２０４，２０４′，
２０５を形成することができる。亦、第一のシリ
コン層２０１上の金属シリサイド２０４，２０
４′の表面の高さが第二のシリコン層２０３の底
面の高さに達しないように金属シリサイド層２０
４，２０４′及び絶縁膜２０２の厚さを選ぶこと
により第一のシリコン層２０１と第二のシリコン
層２０３の電気的分離を保つことが可能である。
図である。半導体基板の一主面上に第一のシリコ
ン層２０１を形成する。この第一のシリコン層２
０１としては半導体単結晶基板中のある限定され
た領域であつても良いし、亦は半導体基板の一主
面上を覆う絶縁膜上に選択的に形成された多結晶
シリコン薄膜であつても良い。第一のシリコン層
２０１を覆う絶縁膜２０２を間に介して多結晶シ
リコン薄膜からなる第二のシリコン層２０３を形
成する。第一のシリコン層２０１と第二のシリコ
ン層２０３の重畳部以外の絶縁膜は第二のシリコ
ン層２０１自身をマスクとしてエツチング等によ
り自己整合的に取り除かれている。従つて第１図
で示したのと同様の方法を用いて第一のシリコン
層２０１において第二のシリコン層２０３との重
畳部を除く全表面、及び第二のシリコン層の全表
面２０３に金属シリサイド層２０４，２０４′，
２０５を形成することができる。亦、第一のシリ
コン層２０１上の金属シリサイド２０４，２０
４′の表面の高さが第二のシリコン層２０３の底
面の高さに達しないように金属シリサイド層２０
４，２０４′及び絶縁膜２０２の厚さを選ぶこと
により第一のシリコン層２０１と第二のシリコン
層２０３の電気的分離を保つことが可能である。
第３図に断面図で示した構造は多層の多結晶シ
リコン電極を有するバイポーラNPNダブルベー
ストランジスタのベース、エミツタ電極に本発明
を応用した場合の実施例である。半導体基板の一
主面上にコレクタとしてのＮ型領域３０１、Ｐ型
のベース領域３０２、およびＮ型のエミツタ領域
３０３を設ける。ベース領域にはＰ型不純物が拡
散された第一の多結晶シリコン薄膜層からなるベ
ース電極３０５，３０５′が第一の絶縁膜３０４
の開口部を通して接続されている。亦エミツタ領
域３０３にはｎ型不純物が拡散された第二の多結
晶シリコン薄膜層からなるエミツタ電極３０７が
第二の絶縁膜３０６の開口部を通して接続されて
おり、エミツタ電極３０７は第２の絶縁膜３０６
を間に介し、ベース電極３０５，３０５′に重畳
する構造となつている。このエミツタ電極とベー
ス電極に重畳構造は、十分なエミツタ電極巾を保
ちつつ、ベース電極とエミツタ領域間隔の縮小、
エミツタ領域巾の縮小を従来の写真蝕刻技術の範
囲内でもたらす由に、トランジスタの小型化、高
性能化に有効であるとされている。ここで、更に
エミツタ及びベース電極に寄生する抵抗値を下げ
る目的で金属シリサイド層３０８，３０８′，３
０９を形成する際に本発明による構造を用いる。
本発明の原理を説明するのに用いた第２図におけ
る第一のシリコン層２０１、絶縁膜２０２、第二
のシリコン層２０３は各々第３図に示す本実施例
中の多結晶シリコン薄膜ベース電極３０５，３０
５′、第二の絶縁膜３０６、多結晶シリコン薄膜
エミツタ電極３０７に対応する。第３図に示すよ
うに、本発明による構造を用いることにより、特
別に写真蝕刻工程をもうけることなく、且つトラ
ンジスタの寸法を大きくすることなく、エミツタ
電極表面はもちろんのこと、ベース電極表面にお
いて、エミツタ電極パターンが決定する境界迄金
属シリサイド層を形成することが可能となり、エ
ミツタ抵抗、及びベース抵抗の削減等のトランジ
スタ性能の向上をもたらすことができる。
リコン電極を有するバイポーラNPNダブルベー
ストランジスタのベース、エミツタ電極に本発明
を応用した場合の実施例である。半導体基板の一
主面上にコレクタとしてのＮ型領域３０１、Ｐ型
のベース領域３０２、およびＮ型のエミツタ領域
３０３を設ける。ベース領域にはＰ型不純物が拡
散された第一の多結晶シリコン薄膜層からなるベ
ース電極３０５，３０５′が第一の絶縁膜３０４
の開口部を通して接続されている。亦エミツタ領
域３０３にはｎ型不純物が拡散された第二の多結
晶シリコン薄膜層からなるエミツタ電極３０７が
第二の絶縁膜３０６の開口部を通して接続されて
おり、エミツタ電極３０７は第２の絶縁膜３０６
を間に介し、ベース電極３０５，３０５′に重畳
する構造となつている。このエミツタ電極とベー
ス電極に重畳構造は、十分なエミツタ電極巾を保
ちつつ、ベース電極とエミツタ領域間隔の縮小、
エミツタ領域巾の縮小を従来の写真蝕刻技術の範
囲内でもたらす由に、トランジスタの小型化、高
性能化に有効であるとされている。ここで、更に
エミツタ及びベース電極に寄生する抵抗値を下げ
る目的で金属シリサイド層３０８，３０８′，３
０９を形成する際に本発明による構造を用いる。
本発明の原理を説明するのに用いた第２図におけ
る第一のシリコン層２０１、絶縁膜２０２、第二
のシリコン層２０３は各々第３図に示す本実施例
中の多結晶シリコン薄膜ベース電極３０５，３０
５′、第二の絶縁膜３０６、多結晶シリコン薄膜
エミツタ電極３０７に対応する。第３図に示すよ
うに、本発明による構造を用いることにより、特
別に写真蝕刻工程をもうけることなく、且つトラ
ンジスタの寸法を大きくすることなく、エミツタ
電極表面はもちろんのこと、ベース電極表面にお
いて、エミツタ電極パターンが決定する境界迄金
属シリサイド層を形成することが可能となり、エ
ミツタ抵抗、及びベース抵抗の削減等のトランジ
スタ性能の向上をもたらすことができる。
次に本発明をバイポーラNPNトランジスタの
ベース、エミツタ電極構造に応用した第２の実施
例を第４図Ａ乃至第４図Ｄを順次参照して主な製
造工程を説明する。
ベース、エミツタ電極構造に応用した第２の実施
例を第４図Ａ乃至第４図Ｄを順次参照して主な製
造工程を説明する。
シリコン基板の一主面上にコレクタ領域となる
Ｎ型領域４０１を形成した後基板表面に第一の酸
化膜４０３を成長させる。第一の酸化膜４０３の
厚さとしては5000Å程度が好ましい。
Ｎ型領域４０１を形成した後基板表面に第一の酸
化膜４０３を成長させる。第一の酸化膜４０３の
厚さとしては5000Å程度が好ましい。
次に酸化膜４０３に開口部を設けシリコン基板
表面を露出させる。この開口部を通り熱拡散法亦
はイオン打ち込み法によりＰ型ベース領域４０２
を形成した後、露出した半導体基板表面に第二の
酸化膜４０４を成長させる（第４図Ａ）。第二の
酸化膜４０４の厚さとしては2000Å程度が好まし
い。次に第二の酸化膜４０４の一部に開口部を設
けシリコン基板表面を露出させた後、装置表面に
多結晶シリコン薄膜４０５を気相反応により被着
させる。次にフオトレジストをマスクとして将来
のエミツタ電極となる領域４０６以外の多結晶シ
リコン薄膜を除去する。該多結晶シリコン領域４
０６は少くとも第二の酸化膜に設けられた開口部
を覆う形状でなければならない。次に該多結晶シ
リコン領域４０６を通しシリコン基板中にリン原
子を熱拡散法により導入しエミツタ領域４０７を
形成する（第４図Ｂ）。次に多結晶シリコン領域
４０６をマスクとして、第二の酸化膜４０４の一
部を除去する。従つて第二の酸化膜４０４は、多
結晶シリコン領域との重畳部にのみに残存するこ
ととなる。亦、第１の酸化膜４０３は第２の酸化
膜よりも厚い為に除去されずに残つている。次に
装置表面に白金を1000Å程度の厚さで蒸着した
後、500℃15分程度の熱処理を加えることによ
り、多結晶シリコンエミツタ電極表面と、ベース
電極となる単結晶シリコン基板の露出部表面上の
白金をシリコンと反応させ白金シリサイド層４０
８，４０９を形成する。一方その他領域上の白金
は装置全体を王水に浸すことにより除かれる（第
４図Ｃ）。ここで本発明の原理の説明に用いた第
２図における第一のシリコン層２０１、絶縁膜２
０２、第二のシリコン層２０３は各々本実施例を
示す第４図Ｃにおいて、単結晶ベース領域４０
２、第二の酸化膜４０４、多結晶シリコン薄膜エ
ミツタ電極４０６に対応する。第４図Ｃに示すよ
うに本発明による構造を用いることにより単結晶
シリコンベース電極上の白金シリサイド層を、多
結晶シリコンエミツタ電極が決定する縁端迄這わ
すことが可能となり、寄生するベース抵抗の少な
いトランジスタを得ることができる。更に装置と
して完成させる為には、装置表面を気相成長等に
よる第三の酸化膜４１０で覆い、白金シリサイド
層からなるエミツタ電極４０８及びベース電極４
０９各々の少くとも一部を露出させる開口部を設
け、上層の配線亦はボンデイングパツド４１１，
４１２を接続すれば良い（第４図Ｄ）。
表面を露出させる。この開口部を通り熱拡散法亦
はイオン打ち込み法によりＰ型ベース領域４０２
を形成した後、露出した半導体基板表面に第二の
酸化膜４０４を成長させる（第４図Ａ）。第二の
酸化膜４０４の厚さとしては2000Å程度が好まし
い。次に第二の酸化膜４０４の一部に開口部を設
けシリコン基板表面を露出させた後、装置表面に
多結晶シリコン薄膜４０５を気相反応により被着
させる。次にフオトレジストをマスクとして将来
のエミツタ電極となる領域４０６以外の多結晶シ
リコン薄膜を除去する。該多結晶シリコン領域４
０６は少くとも第二の酸化膜に設けられた開口部
を覆う形状でなければならない。次に該多結晶シ
リコン領域４０６を通しシリコン基板中にリン原
子を熱拡散法により導入しエミツタ領域４０７を
形成する（第４図Ｂ）。次に多結晶シリコン領域
４０６をマスクとして、第二の酸化膜４０４の一
部を除去する。従つて第二の酸化膜４０４は、多
結晶シリコン領域との重畳部にのみに残存するこ
ととなる。亦、第１の酸化膜４０３は第２の酸化
膜よりも厚い為に除去されずに残つている。次に
装置表面に白金を1000Å程度の厚さで蒸着した
後、500℃15分程度の熱処理を加えることによ
り、多結晶シリコンエミツタ電極表面と、ベース
電極となる単結晶シリコン基板の露出部表面上の
白金をシリコンと反応させ白金シリサイド層４０
８，４０９を形成する。一方その他領域上の白金
は装置全体を王水に浸すことにより除かれる（第
４図Ｃ）。ここで本発明の原理の説明に用いた第
２図における第一のシリコン層２０１、絶縁膜２
０２、第二のシリコン層２０３は各々本実施例を
示す第４図Ｃにおいて、単結晶ベース領域４０
２、第二の酸化膜４０４、多結晶シリコン薄膜エ
ミツタ電極４０６に対応する。第４図Ｃに示すよ
うに本発明による構造を用いることにより単結晶
シリコンベース電極上の白金シリサイド層を、多
結晶シリコンエミツタ電極が決定する縁端迄這わ
すことが可能となり、寄生するベース抵抗の少な
いトランジスタを得ることができる。更に装置と
して完成させる為には、装置表面を気相成長等に
よる第三の酸化膜４１０で覆い、白金シリサイド
層からなるエミツタ電極４０８及びベース電極４
０９各々の少くとも一部を露出させる開口部を設
け、上層の配線亦はボンデイングパツド４１１，
４１２を接続すれば良い（第４図Ｄ）。
以上実施例をもつて示したように本発明の主た
る部分は絶縁膜で覆れた第一のシリコン層の一部
領域上に多結晶シリコン薄膜からなる第二のシリ
コン層を重畳させ、第二のシリコン層をマスクと
して重畳領域以外の該絶縁膜を取り除き、第二の
シリコン層表面と、重畳領域以外の第１のシリコ
ン層表面に金属シリサイドを形成することにあ
り、従つて本発明の技術的範囲は前記の実施例に
限定されず、特許請求の範囲の示す全ての半導体
装置の製造方法に及ぶ。
る部分は絶縁膜で覆れた第一のシリコン層の一部
領域上に多結晶シリコン薄膜からなる第二のシリ
コン層を重畳させ、第二のシリコン層をマスクと
して重畳領域以外の該絶縁膜を取り除き、第二の
シリコン層表面と、重畳領域以外の第１のシリコ
ン層表面に金属シリサイドを形成することにあ
り、従つて本発明の技術的範囲は前記の実施例に
限定されず、特許請求の範囲の示す全ての半導体
装置の製造方法に及ぶ。
第１図は従来の半導体装置における単層の多結
晶シリコン配線構造の例を示す断面図であり、第
２図は本発明の実施例の原理を示す断面図、第３
図及び第４図Ａ乃至第４図Ｄは本発明を各々バイ
ポーラNPNトランジスタの電極構造に応用した
第１及び第２の実施例の半導体装置の断面図であ
る。 図中、１０１，２０２，３０４，３０５……絶
縁膜、１０２，１０２′，２０３，３０５，３０
５′，３０７，４０６……多結晶シリコン薄膜、
２０１……シリコン層、１０３，１０３′，２０
４，２０４′，２０５，３０８，３０８′，３０９
……金属シリサイド層、３０１，４０１……ｎ型
コレクタ領域、３０２，４０２……Ｐ型ベース領
域、３０３，４０７……ｎ型エミツタ領域、４０
３，４０４，４１０……酸化シリコン層、４０
８，４０９……白金シリサイド層、４１１，４１
２……上層配線亦はボンデイングパツドを各々示
す。
晶シリコン配線構造の例を示す断面図であり、第
２図は本発明の実施例の原理を示す断面図、第３
図及び第４図Ａ乃至第４図Ｄは本発明を各々バイ
ポーラNPNトランジスタの電極構造に応用した
第１及び第２の実施例の半導体装置の断面図であ
る。 図中、１０１，２０２，３０４，３０５……絶
縁膜、１０２，１０２′，２０３，３０５，３０
５′，３０７，４０６……多結晶シリコン薄膜、
２０１……シリコン層、１０３，１０３′，２０
４，２０４′，２０５，３０８，３０８′，３０９
……金属シリサイド層、３０１，４０１……ｎ型
コレクタ領域、３０２，４０２……Ｐ型ベース領
域、３０３，４０７……ｎ型エミツタ領域、４０
３，４０４，４１０……酸化シリコン層、４０
８，４０９……白金シリサイド層、４１１，４１
２……上層配線亦はボンデイングパツドを各々示
す。
Claims (1)
- １ 第１のシリコン層上に絶縁膜を介して第２の
シリコン層を被着し、該第２のシリコン層表面お
よび該第２のシリコン層直下の部分に連続する部
分の前記第１のシリコン層表面を露出する工程
と、全表面にシリサイドを形成し得る金属を被着
する工程と、熱処理により前記金属をそれに接触
するシリコンと反応させてシリサイドを形成する
工程と、シリサイド化しなかつた前記金属を除去
し、もつて前記第１のシリコン層表面のシリサイ
ドと前記第２のシリコン層上のシリサイドとを前
記絶縁膜の厚さによつて分離する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11459179A JPS5638840A (en) | 1979-09-06 | 1979-09-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11459179A JPS5638840A (en) | 1979-09-06 | 1979-09-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5638840A JPS5638840A (en) | 1981-04-14 |
| JPS6227542B2 true JPS6227542B2 (ja) | 1987-06-15 |
Family
ID=14641684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11459179A Granted JPS5638840A (en) | 1979-09-06 | 1979-09-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5638840A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961179A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | バイポ−ラ半導体装置の製造方法 |
| JPS6037124A (ja) * | 1983-08-09 | 1985-02-26 | Seiko Epson Corp | 半導体装置 |
| JPS6041259A (ja) * | 1983-08-17 | 1985-03-04 | Nec Corp | 半導体装置 |
| JPS60115265A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体装置及びその製造方法 |
| JPS60214563A (ja) * | 1984-04-09 | 1985-10-26 | Mitsubishi Electric Corp | バイポ−ラトランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133983A (en) * | 1974-09-17 | 1976-03-23 | Mitsubishi Electric Corp | Handotaisochi no seizohoho |
-
1979
- 1979-09-06 JP JP11459179A patent/JPS5638840A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133983A (en) * | 1974-09-17 | 1976-03-23 | Mitsubishi Electric Corp | Handotaisochi no seizohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5638840A (en) | 1981-04-14 |
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