JPS60214563A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- JPS60214563A JPS60214563A JP7120184A JP7120184A JPS60214563A JP S60214563 A JPS60214563 A JP S60214563A JP 7120184 A JP7120184 A JP 7120184A JP 7120184 A JP7120184 A JP 7120184A JP S60214563 A JPS60214563 A JP S60214563A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はバイポーラトランジスタの製造方法に係り、
特にそのベース抵抗を低減させ、高周波特性の良好なパ
身ポーラトランジスタを得る方法に関するものである。
特にそのベース抵抗を低減させ、高周波特性の良好なパ
身ポーラトランジスタを得る方法に関するものである。
第１図Ａ−ＣＦｉベース抵抗の低減を計った従来のバイ
ポーラトランジスタの製造方法の主要段階での状態を示
す断面図で、通常の構造通りｐ形シリコン基板（１）上
にｎ形７０−テイングコレクタ層（２） 、 ｎ形エピ
タキシャル成長コレクタ層（３） ｓ ｐ形ベース層（
４）、およびこれらの形成領域を囲む分離酸化膜（５）
を形成した後、上面に酸化膜（６）を形成し、この酸化
Ｍ（６）Ｋベースコンタクトホール、並びにコレクタコ
ンタクト層およびエミツタ層形成用開孔を形成し、その
上でベースコンタクトホールのみをレジスト層（７）で
覆い、上面から矢印で示すように１ヒ素（Ａｓ”）イオ
ンを注入する（第１図Ａ ）。
ポーラトランジスタの製造方法の主要段階での状態を示
す断面図で、通常の構造通りｐ形シリコン基板（１）上
にｎ形７０−テイングコレクタ層（２） 、 ｎ形エピ
タキシャル成長コレクタ層（３） ｓ ｐ形ベース層（
４）、およびこれらの形成領域を囲む分離酸化膜（５）
を形成した後、上面に酸化膜（６）を形成し、この酸化
Ｍ（６）Ｋベースコンタクトホール、並びにコレクタコ
ンタクト層およびエミツタ層形成用開孔を形成し、その
上でベースコンタクトホールのみをレジスト層（７）で
覆い、上面から矢印で示すように１ヒ素（Ａｓ”）イオ
ンを注入する（第１図Ａ ）。
このようにしてｎ＋形エミッタ層（８）およびｎ＋形コ
レクタコンタクト層（９）を形成し、レジスト層（７）
を除去した後、シリコン露出上面に白金（ｐｔ）をスパ
ッタし、シンターを施して白金シリサイド（ｐｔ−８１
）層（１１）を形成する（第１図Ｂ）。次に、チタン（
Ｔｉ）。
レクタコンタクト層（９）を形成し、レジスト層（７）
を除去した後、シリコン露出上面に白金（ｐｔ）をスパ
ッタし、シンターを施して白金シリサイド（ｐｔ−８１
）層（１１）を形成する（第１図Ｂ）。次に、チタン（
Ｔｉ）。
タングステン（Ｗ）などのバッファ用メタル及びアルミ
ニウム（Ａｔ）をスパッタしてエミッタ配線０１）。
ニウム（Ａｔ）をスパッタしてエミッタ配線０１）。
コレクタ配線０埠及びベース配線０葎を形成するで第１
図Ｃ）。このとき、ベース配線Ｑｌを形成するバッファ
用メタル及びアルミニウムはベースコンタクトホールの
エミッタ側の端部は覆っていす、Ｐｔ−８ｉ層ａ１が一
部露出するようにしている。
図Ｃ）。このとき、ベース配線Ｑｌを形成するバッファ
用メタル及びアルミニウムはベースコンタクトホールの
エミッタ側の端部は覆っていす、Ｐｔ−８ｉ層ａ１が一
部露出するようにしている。
このようにすることによって、ベース配線０自体はエミ
ツタ層（８）へ近接させるための苦労をしなくてもベー
ス電極を構成するＰｔ −８１１０００エミツタ層（８
）に近接しているので、ベース抵抗ｒｂ’ｂを減少する
ことができた。
ツタ層（８）へ近接させるための苦労をしなくてもベー
ス電極を構成するＰｔ −８１１０００エミツタ層（８
）に近接しているので、ベース抵抗ｒｂ’ｂを減少する
ことができた。
しかし、上述のような従来の方法では、コンタクトホー
ルとアルミニウム配線形成用マスクとの重ね合わせ精度
が悪い場合にはエミッタ電極とベース電極との短絡が発
生する可能性はあり、これを考慮するとベースコンタク
トホールとエミツタ層形成用開孔との間隔を余シ小さく
できず、従って、ペース抵抗ｒＪ、低減の効果は僅少で
あった。
ルとアルミニウム配線形成用マスクとの重ね合わせ精度
が悪い場合にはエミッタ電極とベース電極との短絡が発
生する可能性はあり、これを考慮するとベースコンタク
トホールとエミツタ層形成用開孔との間隔を余シ小さく
できず、従って、ペース抵抗ｒＪ、低減の効果は僅少で
あった。
この発明は以上のような点に鑑みてなされたもので、こ
の発明はバイポーラトランジスタのベース電極をエミツ
タ層拡散用ポリシリコン層をマスクとして自己整合的に
良導電性の金属シリサイドの形で形成することによって
、エミッタ配線とペース配線との短絡のおそれがなく、
ベース電極とエミツタ層との間隔を狭くしてベース抵抗
ＲＪ、の低い高周波特性の良好なバイポーラトランジス
タの製造方法を提供するものである。
の発明はバイポーラトランジスタのベース電極をエミツ
タ層拡散用ポリシリコン層をマスクとして自己整合的に
良導電性の金属シリサイドの形で形成することによって
、エミッタ配線とペース配線との短絡のおそれがなく、
ベース電極とエミツタ層との間隔を狭くしてベース抵抗
ＲＪ、の低い高周波特性の良好なバイポーラトランジス
タの製造方法を提供するものである。
第２図Ａ−Ｅはこの発明の一実施例゛の主要工程段階で
の状態を示す断面図である。ｐ形シリコン基板（１）上
Ｋｐ＋形７０−ティングコレクタ層（２） 、 ｎ形エ
ピタキシャル成長コレクタ層（３） 、 ｐ 形ベース
層（４）、およびこれらの形成領域を囲む分離酸化膜（
５）を形成した後、上面に酸化膜（６）を形成し、この
酸化膜（６）にエミツタ層形成用開孔およびコレクタコ
ンタクト層形成用開孔を形成した後、それぞれの開孔部
にＡ８をドープしたポリシリコン層０ＩＯおよび０υを
形成し、熱処理を施して、ｎ＋形エミッタ層（８）およ
びｎ形コレクタコンタクト層（９）を形成する（第２図
Ａ）。このとき、ポリシリコン層ｏＩＯ，００とそれぞ
れの形成用開孔との重ね合わせは０．５〜２＃ｍとする
。つづいて、全上面にレジスト層０・を形成し、ベース
コンタクトホール形成部に開孔０′ｉ）を形成した後、
酸化膜（６）にフッ酸（ＨＦ）でエツチングを施して、
ベースコンタクトホールを形成する（第２図Ｂ）。この
ときエミッタ部ポリシリコン層α勇のベース側端部がレ
ジスト層０Ｑの開孔αηに露出しても、その下の酸化膜
（６）はエツチングされずに残る。
の状態を示す断面図である。ｐ形シリコン基板（１）上
Ｋｐ＋形７０−ティングコレクタ層（２） 、 ｎ形エ
ピタキシャル成長コレクタ層（３） 、 ｐ 形ベース
層（４）、およびこれらの形成領域を囲む分離酸化膜（
５）を形成した後、上面に酸化膜（６）を形成し、この
酸化膜（６）にエミツタ層形成用開孔およびコレクタコ
ンタクト層形成用開孔を形成した後、それぞれの開孔部
にＡ８をドープしたポリシリコン層０ＩＯおよび０υを
形成し、熱処理を施して、ｎ＋形エミッタ層（８）およ
びｎ形コレクタコンタクト層（９）を形成する（第２図
Ａ）。このとき、ポリシリコン層ｏＩＯ，００とそれぞ
れの形成用開孔との重ね合わせは０．５〜２＃ｍとする
。つづいて、全上面にレジスト層０・を形成し、ベース
コンタクトホール形成部に開孔０′ｉ）を形成した後、
酸化膜（６）にフッ酸（ＨＦ）でエツチングを施して、
ベースコンタクトホールを形成する（第２図Ｂ）。この
ときエミッタ部ポリシリコン層α勇のベース側端部がレ
ジスト層０Ｑの開孔αηに露出しても、その下の酸化膜
（６）はエツチングされずに残る。
つづいて、レジスト層ＯＱを除去した後に、ｐｔをスパ
ッタし、シンターを施して、ベース電極Ｐｔ−８ｉ層（
ト）を形成する。このときポリシリコン層ａ→および０
υの上にもそれぞれＰｔ−８１層０呻および（イ）が形
成される（第２図Ｃ）。このようにしてベース電極ｐｔ
−ｓｉ層（ト）はエミッタ拡散用ポリシリコン層Ｑ→に
対して自己整合的に形成される。
ッタし、シンターを施して、ベース電極Ｐｔ−８ｉ層（
ト）を形成する。このときポリシリコン層ａ→および０
υの上にもそれぞれＰｔ−８１層０呻および（イ）が形
成される（第２図Ｃ）。このようにしてベース電極ｐｔ
−ｓｉ層（ト）はエミッタ拡散用ポリシリコン層Ｑ→に
対して自己整合的に形成される。
次に、全上面に酸化シリコン（Ｓ１０□）または窒化シ
リコン（８１３Ｎ４）からなる絶縁膜Ｑ◇を低温でデポ
ジットしく第２図Ｄ）、これに、コンタクトホール（イ
）、（２）および（ハ）を形成した後に、それぞれを介
してアルミニウムからなるペース配線（ハ）、エミッタ
配線（ホ）およびコレクタ配線（財）を形成する（第２
図Ｅ）。
リコン（８１３Ｎ４）からなる絶縁膜Ｑ◇を低温でデポ
ジットしく第２図Ｄ）、これに、コンタクトホール（イ
）、（２）および（ハ）を形成した後に、それぞれを介
してアルミニウムからなるペース配線（ハ）、エミッタ
配線（ホ）およびコレクタ配線（財）を形成する（第２
図Ｅ）。
このようにして、ベース電極Ｐｔ −Ｓｉ層（ト）をエ
ミッタ拡散用ポリシリコン層０→に対して自己整合的に
形成することが可能であるので、ベース電極（至）とエ
ミツタ層（８）との間隔はエミツタ層形成用開孔とエミ
ッタ拡散用ポリシリコン層Ｑ４の重ね合わせ寸法まで減
少でき、エミッタ電極とベース電極との短絡も防止でき
る。
ミッタ拡散用ポリシリコン層０→に対して自己整合的に
形成することが可能であるので、ベース電極（至）とエ
ミツタ層（８）との間隔はエミツタ層形成用開孔とエミ
ッタ拡散用ポリシリコン層Ｑ４の重ね合わせ寸法まで減
少でき、エミッタ電極とベース電極との短絡も防止でき
る。
なお、ポリシリコン層の周辺の８ｉ０□膜をすべてエツ
チングし、エミッタをベース電極で囲むようにすること
も可能で、このようにすればベース抵抗ｒ、′、は従来
の約１／４壕で減少可能で、高周波特性の向上が達成で
きる。
チングし、エミッタをベース電極で囲むようにすること
も可能で、このようにすればベース抵抗ｒ、′、は従来
の約１／４壕で減少可能で、高周波特性の向上が達成で
きる。
更に、上記実施例ではｎｐｎ ）ランジスタについて説
明したが、ＩＬＬ回路の外部ベース領域をｐｔ−８１層
にし、ｎｐｎトランジスタのコレクタをポリシリコンで
形成するようにすれば、この発明の主旨が適用できベー
ス抵抗が減少し、工■、Ｌ回路のスイッチングスピード
を向上できる。また、ｎｐｎトランジスタに限らすｐｎ
ｐ）ランジスタにもこの発明は適用できる。
明したが、ＩＬＬ回路の外部ベース領域をｐｔ−８１層
にし、ｎｐｎトランジスタのコレクタをポリシリコンで
形成するようにすれば、この発明の主旨が適用できベー
ス抵抗が減少し、工■、Ｌ回路のスイッチングスピード
を向上できる。また、ｎｐｎトランジスタに限らすｐｎ
ｐ）ランジスタにもこの発明は適用できる。
以上説明したように、この発明の方法によればバイポー
ラトランジスタのベース電極をエミツタ層拡散用ポリシ
リコン層に対して自己整合的に形成できるので、エミッ
タ配線とベース配線との短絡の発生のおそれなく、ベー
ス電極とエミツタ層との間隔を減少することができ、ベ
ース抵抗ｒ、′５が減少し、高周波特性の向上が達成で
きる。
ラトランジスタのベース電極をエミツタ層拡散用ポリシ
リコン層に対して自己整合的に形成できるので、エミッ
タ配線とベース配線との短絡の発生のおそれなく、ベー
ス電極とエミツタ層との間隔を減少することができ、ベ
ース抵抗ｒ、′５が減少し、高周波特性の向上が達成で
きる。
第１図Ａ −Ｃはベース抵抗の低減を計った従来のバイ
ポーラトランジスタの製造方法の主要段階での状態を示
す断面図、第２図Ａ−Ｅはこの発明の一実施例方法の主
要段階での状態を示す断面図である。 図において、（４）はベース領域、（６）は絶縁膜、（
８）はエミツタ層、０◆はポリシリコン層、（至）は金
属（白金）シリサイドからなるベース電極である。 なお、図中同一符号は同一または相当部分を示す０ 代理人大岩増雄 第１図 第２図 第２図 手続補正書（自発） ■、事件の表示 特願昭 ６９−１１２０１号２、発明
の名称 バイポーラトランジスタの製造方法３、補正を
する者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５、 補
正の対象 明細書の発明の詳細な説明の欄及び図面の簡単な説明の
欄 ６、補正の内容 明細書をつぎのとおり訂正する。 （２）
ポーラトランジスタの製造方法の主要段階での状態を示
す断面図、第２図Ａ−Ｅはこの発明の一実施例方法の主
要段階での状態を示す断面図である。 図において、（４）はベース領域、（６）は絶縁膜、（
８）はエミツタ層、０◆はポリシリコン層、（至）は金
属（白金）シリサイドからなるベース電極である。 なお、図中同一符号は同一または相当部分を示す０ 代理人大岩増雄 第１図 第２図 第２図 手続補正書（自発） ■、事件の表示 特願昭 ６９−１１２０１号２、発明
の名称 バイポーラトランジスタの製造方法３、補正を
する者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５、 補
正の対象 明細書の発明の詳細な説明の欄及び図面の簡単な説明の
欄 ６、補正の内容 明細書をつぎのとおり訂正する。 （２）
Claims (1)
- （１）シリコン基体の表面部の第１導電形のベース領域
上に゛形成された絶縁膜の一部にエミッタ拡散用開孔を
形成する第１の工程、上記開孔内とその周辺の上記絶縁
膜の微少幅部分の上とＫわたって第２導電形不純物をド
ープしたポリシリコン層を形成し熱処理を施して上記第
２導電形不純物を上記エミッタ拡散用開孔から上記ベー
ス＠域の一部内へ拡散させてエミツタ層を形成する第２
の工程、上記ポリシリコン層の下の上記絶縁膜は残して
上記ペース＠域上のベース電極形成領域の上記絶縁膜を
除去する第３の工程、及び上記第３の工程を経た上記シ
リコン基体の上面にシリコンと良導電性シリサイドを形
成可能な金属を被着させ熱処理して上記第３の工程で露
出した上記ベース領域上に上記金属のシリサイドからな
るベース電極を形成する第４の工程を備えたバイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120184A JPS60214563A (ja) | 1984-04-09 | 1984-04-09 | バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120184A JPS60214563A (ja) | 1984-04-09 | 1984-04-09 | バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214563A true JPS60214563A (ja) | 1985-10-26 |
Family
ID=13453821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7120184A Pending JPS60214563A (ja) | 1984-04-09 | 1984-04-09 | バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113470A (ja) * | 1985-10-16 | 1987-05-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体層内に形成された装置に対する端子を作る方法 |
| EP0303435A2 (en) * | 1987-08-11 | 1989-02-15 | Sony Corporation | Bipolar transistors |
| EP0881687A1 (fr) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.A. | Contact sur une région de type P |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638840A (en) * | 1979-09-06 | 1981-04-14 | Nec Corp | Semiconductor device |
-
1984
- 1984-04-09 JP JP7120184A patent/JPS60214563A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638840A (en) * | 1979-09-06 | 1981-04-14 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113470A (ja) * | 1985-10-16 | 1987-05-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体層内に形成された装置に対する端子を作る方法 |
| EP0303435A2 (en) * | 1987-08-11 | 1989-02-15 | Sony Corporation | Bipolar transistors |
| EP0881687A1 (fr) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.A. | Contact sur une région de type P |
| US6633071B1 (en) | 1997-05-30 | 2003-10-14 | Sgs-Thomson Microelectronics S.A. | Contact on a P-type region |
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