JPS62113470A - 半導体層内に形成された装置に対する端子を作る方法 - Google Patents

半導体層内に形成された装置に対する端子を作る方法

Info

Publication number
JPS62113470A
JPS62113470A JP61245166A JP24516686A JPS62113470A JP S62113470 A JPS62113470 A JP S62113470A JP 61245166 A JP61245166 A JP 61245166A JP 24516686 A JP24516686 A JP 24516686A JP S62113470 A JPS62113470 A JP S62113470A
Authority
JP
Japan
Prior art keywords
layer
region
area
conductive
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61245166A
Other languages
English (en)
Other versions
JPH0821590B2 (ja
Inventor
フランシス　ジエイ．モリス
スチーブン　エイ．エバンズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS62113470A publication Critical patent/JPS62113470A/ja
Publication of JPH0821590B2 publication Critical patent/JPH0821590B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11801—Masterslice integrated circuits using bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造、更に具体的に云えば、シコッ
トキー・ダイオードを持つ不活性化した論理アレーの製
造に関する。
従来の技術及び問題点 集積ショットキー・トランジスタ論理アレーを製造する
普通の方式は、全ての能ｖＪ装置を含む「マスク・スラ
イス・論理アレー」を製造することである。その後、マ
スク・スライスの表面を不活性化層によって不活性化し
、スライスのプログラミングを待って保管する。特定の
装置に対するバイアを選択的にあけることにより、スラ
イスは顧客によってプログラムされる。
エミッタ区域及びその伯の重要な部品が１マイクロメー
タの寸法にまで縮小されると、不活性化層の下にあるそ
れらの部品を見つＣノる上で問題がある。その為、エミ
ッタ・バイアとエミッタ接点面の間の整合外れが生ずる
と云う慣れが増加し、その為に、理想的でない接続が出
来ると云う惧れも増加する。従って、高度に小形化され
たマスタ・スライスを不活性化して、将来顧客がプログ
ラムする工程まで、それらを保管することが出来なかっ
た。その代りに、極めて小さい、性能を左右する寸法を
持つ論理アレーは、中間の不活性化工程をせずに、直ち
に顧客によってプログラムしなければならない。スライ
スの表面の上に窒化物又は酸化物の様４Ｉ不活性化層を
デポジットしないと、チップ上に存在するプログラムさ
れていない半導体装置をリード線が迂回しなければなら
ない。これは経路の融通性を低下させる。
ショットキー・トランジスタ論理アレーを製造し、不活
性化し、その復で顧客がプログラミングすることに伴な
う別の問題は、ショットキー・ダイオードの不活性化が
不適切になることである。
一般的にシ」ットキー・ダイオードは、半導体材料の軽
くドープした区域の隣に金属層をデポジットすることに
よって形成される。半導体材料のトにデポジットされる
金属の種類が、ショットキー・ダイオードの障壁の高さ
を決定する。珪化白金（ＰｔＳ　ｉ　）は典型的な接点
金属であるアルミニウムよりも、シミツトキー・ダイオ
ードの特性が高い。障壁が高いショットキー・ダイオー
ドを製造しようとする時、この為、障壁の低い金属が、
障壁の高い金属のショットキー接点パッドを迂回しない
様にすることが重要である。もしそうなると、障壁の低
いショットキー・ダイオードがダイオード接合の動作特
性を左右する。
従来の方法では、白金、イリジウム又はパラジウムの様
な障壁の高い第１の金属をシミツトキー・ダイオード接
点にデポジットする。白金を使う場合、接点の上に珪化
白金（ＰｔＳ　ｉ　）が形成される。第２の金属をデポ
ジットする前に、この後金属に先立つ清浄化浸漬を行な
う。この浸漬が、第１の金属パッドを取囲む酸化物をエ
ッチし、その下にある半導体を露出する。アルミニウム
又はチタン／タングステン複合体（Ｔ　１−Ｗ）の様な
第２の金属を装置に対りるリード線として使い、ダイオ
ード接点を埋める時、第２の金属は酸化物がエッチされ
た所で半導体と接触し得る。
アルミニウム及びＴ　ｉ−Ｗはｐｔ３　ｉよりも障壁が
一層低いダイオード特性を持っている。これらと半導体
の間の接点が、障壁の低いダイオードを作り、それが障
壁の高いＰｔＳ　ｉダイオードを左右し、又は「短絡」
する。障壁の高いショッ１−キー・ダイオ゛−ドが短絡
される憤れにより、完成されたスライスの品質制御が悪
くなる。
集積回路のエミッタの寸法が減少することに伴なう別の
問題は、エミッタ・コレクタ間の短絡である。半導体装
置の各々の能動領域とのオーミック接点を設ける為に、
強くドープした材料の接点領域が設けられる。然し、空
間電荷領域が正しく形成される為には、エミッタはそれ
程強くドープされていない能動領域をも持つ必要がある
。エミッタ全体の寸法を縮小するにつれて、エミッタ及
びエミッタ接点領域に見られる相異なるドーパント濃度
を分ｍする上で問題が生じ、この為強くドープされたエ
ミッタ接点領域がベースを介してコレクタ領域にスパイ
ク状に突出することがある。
この様な高い濃度のドーパントが導電度を高めるから、
１ミツタ・コレクタ間接合が短絡される。
上に）ホべた問題がある為、寸法が小さいが、品質管理
を高めたショットキー・トランジスタ論理アレーを製造
する方法を開発する必要が生じた。
ショットキー・トランジスタ論理アレーを顧客によるプ
ログラミングを待って、不活性化した状態で保管するこ
とが出来る様な方法を設ける必要もある。
問題点を解決する為の一段及び 本発明の一面では、半導体材料の区域の上に導電層を形
成することにより、ショットキー・ダイオードが製造さ
れる。次に導電層を誘電体層で覆い、この領域を不活性
化する。プログラミングが行なわれた時、バイアをあけ
て、導電層の中心区域に接触させ、この時導電層の縁を
避ける。その後、ショットキー・ダイオードに接点を設
ける為に、バイア内に１電性のリード線をデポジットす
る。
本発明の別の一面では、高度に小形化して不活性化した
マスク・スライスに存在するバイアの整合の問題を実質
的になくし又はその影響を少なくする様な、半導体装置
に対するポリシリコン端子を製造する。半導体層の上に
絶縁層を形成し、絶縁層に隣接して半導体層内に半導体
接点領域を形成する。次に絶縁層を通って接点領域に達
するオリフィスをあける。次にポリシリコン本体を形成
して、オリフィスの中に入り込ませ、接点領域と接触さ
せる。接点領域に対する比較的導電性の通路を設ける為
に、ポリシリコン本体は前もって又は後でドープするこ
とが出来る。ドープされたポリシリコン本体がドーパン
トの源として作用し、半導体装置の別の構成成分を作る
のに役立つ。
本発明並びにその利点が更によく理解される様に、次に
図面について説明する。
実　　施　　例 第１図には普通の方法によって製造された軽くドープさ
れたＰ−形基板１０が示されている。
Ｐ−形基板は１０乃至１５″Ａ−ム／スクエアの抵抗率
を持つことが好ましい。二酸化シリコンの２．５００乃
至５．０００人の層（以下「酸化物」と呼ぶが、図面に
示してない）を成長させ、埋込みコレクタ領域Ａ域１２
及び抵抗タンク領域１４に対して酸化物のパターンを定
める。２，５００人の酸化物をパターンを定めた区域で
プラズマ・エッチにかけ、アンチモンの様なＮ−形ドー
パントをコレクタ領域１２及び抵抗タンク領［１４に打
込む。その後、構造を酸素雰囲気内で２５分間、１．２
５０℃でアニールするこのアニール工程によりアンチモ
ンが活性化され、区域１２及び１４がＮ十形ドープ領域
に変わる。アンチモンのアニールの間、強くドープされ
た領域１２及び１４は軽くドープされた基板領域１ｏよ
りも酸化が一層早く、従って、領域１２及び１４には、
浅いくぼみが残る。
次に酸化物をウェット方式によって剥がし、基板１０の
５００人を塩化水素を用いて蒸気エツチングにかり、ｒ
Ｉ麗な面１６を作る。その後、面１６の上に、１マイク
ロメータ（１００，０００人）の０．３オーム／スクス
アのＮ−形エピタキシャル・シリコン層１８を成長させ
る。層１８は、領域１２及び１４に出来た浅いくぼみと
全体的に対応するくぼみを持つ。次に、厚さが６００乃
至１．１００人の酸化物層２０を９００℃における蒸気
処理によって成長させる。低圧化学反応気相成長（＋−
Ｐ　ＣＶ　Ｄ　＞方法により、酸化物層２０の上に窒化
物（Ｓ１３Ｎ４）層２２をデポジットする。
従来の方法のこの時までに、Ｐ十形チャンネル・ストッ
パの打込みが既に行なわれている。こういうチャンネル
・ストッパは、寄生的な金属酸化物半導体電界効果トラ
ンジスタが形成されない様にする為に、Ｎ十形区域１２
及び１４の間に打込むのが普通である。この発明では、
こういうＰ＋形チ１！ンネル・ストッパが後の工程で打
込まれる。
次に第２図について説明すると、基板の区１ａ１２及び
１４の上の半導体装置領域２４及び２６を保存する為に
、エピタキシャル層１８のパターンを定める。この後、
プラズマ・エッチを行ない、窒化物層２２の約１，１０
０人、酸化物層２０の約１．１００人及びエピタキシャ
ル層１８の約３．８５０人に切込む。このエッチにより
、盛上がった能動装置用のエピタキシャル領域２４及び
２６が限定され且つ分離される。
第３図について説明すると、残っている窒化物層２２に
よって覆われていない全ての区域で厚さ約７．０００人
の酸化物層２８を成長させる（窒化物層の上には酸化物
が成長しない）。装置領域２４及び２６を酸化物で完全
にｗＡｌｌｌｌｉする為に、一層厚子の酸化物層２８を
基板１０に達するまで成長させてもよい。窒化物層２２
が厚いフィールド酸化１１１層２８から装置領域２４及
び２６をマスクする。この後、窒化物層２２を取去り、
酸化物層２０を能動装置領域２４及び２６からウェット
方式によって剥がす。酸化物層２０を取去るのは、鳥の
くちばし形の部分３０で示す様に、方法のそれまでの工
程によってそれに強い応力がかかつていて、適正な品質
管理の為には取替える必要があるからである。従って、
能動装置領域２４及び２６の上に厚さ約６００人の酸化
物層３２を再び成長させる。
第４図について説明すると、厚いフォトレジスト打込み
マスク（図面に示してない）を用いてＰ形ベース領域３
４のパターンを定め、酸化物層３２を介して硼素を打込
む。その後、Ｐ形ベース用フォトレジスト・マスクを取
去る。次に、別の厚手のフォトレジストを用いてＰ形抵
抗３６のパターンを定め、やはり硼素を打込む。２つの
相異なるパターン及び打込みを使うのは、Ｐ形抵抗３６
が、Ｐ形ペース領域３４よりも硼素濃度を一層低くして
ドープするからである。その後、フォトレジスト・マス
クを剥がす。ベースｖ４１ｉｉ３４は、それが能動装置
領域２４の一部分しか占めない様なパターンにする。打
込む硼素ドーパントのエネルギは、Ｐ形ベース領域３４
がコレクタ領域１２から隔たり、Ｐ形抵抗領域３６が抵
抗タンク領域１４から隔たる様にする。
次に第５図について説明すると、好ましい順序の次の工
程はＰ十形チャンネル・ストッパ３８のパターンを定め
ることである。
チャンネル・ストッパを形成する過程を、それ以前では
なく、この時点で行なうのは、酸化物とエピタキシャル
の表面３８にお番ノる表面濃度の制御作用を一層良くし
、従って、装置の閾ｔａ電圧制御が一層良くなる様にす
る為である。チャンネル・ストッパの形成をこの様な順
序にすることにより、エピタキシャル・シリコン層１８
の成長（第１図）より前にチャンネル・ストッパの打込
みを行なっていた場合に起こる様な、硼素の横方向の拡
散が防止される。従来の方法では、エピタキシャル方法
が非常に高い温度を必要とする為に、この横方向の拡散
が起こっている。高エネルギの打込みをマスクするのに
十分なレジスト・マスクを使う。これはこの工程で、酸
化物パッド区域２８を介して硼素を高いエネルギで打込
むからである。
そのＬｉｔ、Ｐ十形チャンネル・ストッパのフォトレジ
スト・マスクを取去る。次に、深いＮ十形コレクタ接点
４０に対するマスクとして作用させる為、３．０００人
のプラズマ酸化物（図に示してない）をデポジットする
。この３．０００人の酸化物層のパターンを定め、その
後３．６００人の酸化物をプラズマ・エッチし、コレク
タ接点４０の上方にある酸化物層３２の輪郭を図示の様
に変える。
酸素及び窒素の雰囲気内で、９５０℃で２５分間、ＰＯ
Ｃｌ３を拡散することにより、］コレクタ接点０をドー
プする。コレクタ接点４０は、深いコレクタ領１ｉ１１
２に対する導電通路が得られる様に、そしてＰ形ベース
領域３４から隔たる様に形成される。この工程により、
Ｐ十形チャンネル・ストッパ領域３８、ベース領域３４
及び抵抗３６にある打込み硼素が活性化される。
第６図について説明すると、次にオリフィス４２及び４
４のパターンを定め、Ｐ形ベース領域３４及びコレクタ
接点領域４０まで達する様にプラズマ・エッチを行なう
。約３，６００人の酸化物３２が除去される。
第７図で、厚さ約２．０００人の多結晶シリコン（或い
は業界で酋通云われる「ポリ」）の層４５が低圧化学反
応気相成長（ＬＰＧＶＤ）によってデポジットされる。
次に、エミッタ及びコレクタのポリ端子４６及び４８の
パターンを定め、砒素を強く打込んで、それらをＮ−形
にする。次に層４５をプラズマ・エッチにか【ノて、端
子４６及び４８を限定し、窒素雰囲気の中で、ｉ、ｏｏ
。
℃で約２０乃至３０分アニールする。ポリ層４５は、そ
のパターンを定める前に、砒素を打込んでアニールして
もよい。このアニールにより、砒素がポリシリコン本体
４６及び４８から、夫々Ｐ形ベース領域３４及びコレク
タ接点領域４ｏに拡散する。コレクタ接点領域４ｏに対
する砒素の拡散が、領１４０とポリ端子４８の間のオー
ミック接点を改善する。ポリ端子４６からＰ形ベース領
域３４への砒素の拡散が、Ｎ−形エミッタ領１ｆｉ５０
を作る。
ポリ・エミッタ端子４６及びエミッタ領域５０がトラン
ジスタのエミッタを構成するが、エミッタの空間電荷領
域はＮ＋十形ミッタ領域５０に制限される。ポリ・エミ
ッタ端子４６がエミッタ領域５ｏと外側から良好なオー
ミック接点を作る。
ポリ端子４６及び４８は、夫々Ｎ十形エミッタ領域５０
及びＮ十形コレクタ接点領域４０よりも、外側に対して
一層大きな表面積４７．４９を持つ。
マスク・スライスを完成して不活性化した後の顧客によ
る２０ライズの間、大きな面積４７及び４９は、不活性
化層（後で説明する）を介して「命中」する一層大きな
標的となり、メタライズの際の整合外れの問題を軽減す
る。
この方法の許容交差を更に良くする為に、ポリ端子４６
及び４８は酸化物層２８の上に横方向に広げて、ウェー
ハの不作動区域に及ぶ様にしてもよい。その場合、対応
するリード１１８６（第９図参照）をこういう不作動の
区域でポリ端子４６及び４８と接触する様に整合させる
。ポリの中のスパイク状の突出又は整合外れの様な問題
が起こっても、領域２４の装置は影響を受けない。
次にベースのＰ十形領域５２及び抵抗のＰ十形領域５４
を含めて、Ｐ十形領域のパターンを定める。硼素を用い
て酸化物層３２を介してこれらのＰ十形領域に打込む。
ベースのＰ十形領１ｉ１５２及び抵抗のＰ十形領域５４
がエピタキシャル酸化物面３９に隣接して形成される。
ベースのＰ＋形領１ｉ１５２がベース３４に対する導電
接点になる。これはコレクタ１２、エミッタ領域５ｏか
ら隔たっていて、この実施例では、コレクタ接点領域４
０から遠く離れている。抵抗のＰ十形領１ｉ！５４がＰ
形抵抗３６に対して良好なオーミック接点となる。
Ｐ十形領域５２及び５４に硼素を打込んだ後、フォトレ
ジストを剥がし、この構造を窒素雰囲気内で約９００℃
でアニールする。この低温アニールにより、打込んだ硼
素が活性化される。
次に第８図について説明すると、ショットキー／ベース
・オリフィス５６とＰ十形抵抗領域のバイア５８のパタ
ーンを定める。酸化物層３２の一部分がエビタギシャル
層１８に達するまで除去されて、ベース接点領域５２上
のある区域と、能動装置領域２４の打込みをしていない
領域５９上のある区域の両方が露出する様に、オリフィ
ス５６のパターンを定める。パターンを定めた後、酸化
物層３２にオリフィス５６及びバイア５８をプラズマ・
エツチングによって形成する。
次にウェーハの上に白金をデポジットし、オリフィス５
６及び抵抗のバイア５８内で露出しているシリコンをコ
ーティングすると共に、ポリ面４７及び４９をコーティ
ングする。その後、ウェーハを４５０℃乃至５２５℃の
範囲の温度に加熱して、ポリシリコン面４７，４９、及
び領域５２゜５４．５９の露出区域の上に、珪化白金（
ＰｔＳ　ｉ　）層６０．６１．６２を形成する。
ＰｔＳｉ層６０が強くドープしたポリシリコン面４７．
４９と良好なオーミック接点を作る。珪化白金は酸化物
層３２の上に形成されず、この為、ｐｔ３　ｉ層６０と
オリフィス５６内のＰｔＳ　１層６２の間に空間が残る
様に保証する。庖３２は、層６０及び６２の厚さに較べ
て、層６０及び６２の間が接触しない様にする位に深い
。
ＰｔＳ　１層６２がベースのＰ十形領域と良好なオーミ
ック接点を作ると同時に、Ｎ−形エピタキシャル領域５
９に対してショットキー・ダイオードを作る。このショ
ットキー・ダイオードは、トランジスタの動作中、この
トランジスタが著しく飽和状態にならない様に、ベース
をクランプする。
ｐｔ３　ｉ層６１がＰ十形抵抗領１５４と良好なオーミ
ック接点を形成する。この代りに、Ｈ２Ｏ乃至６２は珪
化パラジウム又はイリジウムで形成してもよい。
障壁の低いショットキー論理ダイオード（後で説明する
）を別とすると、この段階で論理アレ−が完成する。論
理アレーは複数個のショットキー・トランジスタ６３と
同じ数の複数個の抵抗３６を含む。抵抗３６とそのＰ十
形領域５４は、ショットキー・トランジスタ６３だけを
製造する方法に１つの工程を追加するだけ、即ちＰ−形
抵抗領域３６を形成するだけで製造されている。
第９図には、この発明の基本的な方法の最後の工程が示
されている。不活性化の為、即ち、装置の汚染を防止す
る為に、構造全体の上に厚さ約６．０００人の酸化物１
１１６４がデポジットされる。
デポジットされた酸化物層６４は、ドープしていないの
とドープしたのとのデポジット酸化物の三重層か、酸化
物と窒化物の二重層か又はドープされていない酸化物、
ドープした酸化物及び窒化物の三重層に置換えてもよい
。
不活性化及び絶ａ層６４をデポジットした優、マスク・
スライスは、顧客の条件に従ってメタライズするまで、
保管することが出来る。顧客がＲＯＭをプログラムする
には、層６４を介して、その下にある装＠３６．４３に
対して選択的にバイアをあける。この為、層６４は、顧
客の特定の方法で使われない装置の上にリード線を通す
別の融通性を持たせる。層６４は、漂遊静電容量の様な
寄生的な効果を防止する位の厚さがある。
第９図は、装置の能動領域に対するアクセスの為に、バ
イア又はオリフィス６６乃至７２をあける様子を示して
いる。絶縁層６４のパターンを定めてプラズマ・エツチ
ングにかけることにより、こういうバイアが作られる。
ポリ・エミッタ端子４６の場合、バイ７６６は、それが
層の周縁７８から十分隔たった、ＰｔＳ　ｉ層６０−ヒ
の区［７６を露出する様なパターンにする。これによっ
て、この後でデポジットする金属のリード線により、金
属が途中までエッチされた酸化物層３２の周縁区域を通
ってエピタキシャル領域２４までスパイク状に突出する
ことが防止される。同様に、コレクタ端子４８の金属接
点層６０に対するバイア７０は、金属接点６０の周縁８
４から十分隔たった、金属接点６０上の区域８２が形成
される様にパターンを定める。
ベース領域３４、Ｐ十形領域５２及びコレクタ接点領域
４０から離れた、能動装置タンク２４内の点にある軽く
ドープした領域に対して接点をつける為の２つのバイア
７１が示されている。こういう領域は、一旦バイア７１
に金属がデポジットされた時、障壁の低いショットキー
論理ダイオード７４を形成する。解り易くする為に、２
つの論理ダイオード７４しか示してないが、５乃至８個
までの論理ダイオードを製造することが出来る。
追加の論理ダイオード７４を設ける度に、能動装置タン
ク２４及びコレクタ１２の水平方向の範囲を広げる。２
つのバイア７２があけられて、ＰｔＳ　ｉ抵抗接点６１
に対するアクセスをする。
ベース／ショットキー用バイ７６８を作る方法が、第１
０図に更によく示されている。バイ７６８は、それが前
のオリフィス５６（第８図）より一層小さくなる様に、
絶縁及び不活性化層６４内に形成される。従って、バイ
７６８はショットキー／ベースＰｔＳｉ接点層６２上で
、接点層の周ｌ！９２から隔たった区域９０を限定する
。従って、バイ７６８の寸法は、ＰｔＳ　ｉ接点６２を
１埋込み」、アルミニウムのリード線８６又はＴ　ｉ　
−Ｗ層８５（一部分を示す）の様な障壁が一層低いダイ
オード金属が、バイア６８内にデポジットされた時、接
点６２から外れることがない様にする。
前に述べた様に、Ｎ−形エピタキシャル層２４と障壁の
低い金属の間に作られた接点は、ｐｔ３　ｉ接点６２と
領１ｉ１２４によって形成された障壁の高いダイオード
を短絡する傾向がある。
層６４内にバイ７６６乃至７２が形成された後、チタン
／タングステン複合体（Ｔ　ｉ−Ｗ＞の層をウェーハの
上にデポジットし、バイ７６６乃至７２を介して、トラ
ンジスタ６３、抵抗３６及び論理ダイオード７４に対す
る接点をつける。Ｔｉ−Ｗのデボジッシコンの後、典型
的には９８％のＡｌ−２％のＣｕで構成された第ルベル
の金属の別の層を設ける。その後、Ｔ　ｉ−Ｗ層及びＡ
ｌ−Ｃｕ層のパターンを定め、酋通のプラズマ方法を用
いてエツチングし、バイ７６６乃至７２内に入り込むＴ
　ｉ−Ｗ層８５及びＡＪ−Ｃｕリード線８６を残す。バ
イア７１内でＴ　ｉ−Ｗ層８５がＮ−形エピタキシャル
材料と接触することにより、複数個の障壁の低いショッ
トキー論理ダイオード７４が形成される。障壁の低いダ
イオード７４（２つしか示してないが、典型的にはトラ
ンジスタ１個当たり更に多くの、典型的には５個のダイ
オードがある）を使って、ショットキー・トランジスタ
論理回路（ＳＴＬ）の論理機能を行なわせるａ普通の多
重レベル方法を用いて、残りのメタライズ・レベルを完
成する。
第１１図は第１図乃至第１０図に示すようにして作られ
たショットキー論理アレー装置を示す。
これまでと同様な部分には同じ参照数字を用いている。
トランジスタ６３がベース３４、コレクタ１２及びエミ
ッタ５ｏを持っている。エミッタ５０がエミッタ端子１
２４に接続される。障壁の高いｐｔ３ｉショットキー・
ダイオード５９はベース３４とコレクタ１２の間に接続
され、トランジスタ６３が著しい飽和状態に入らない様
にする。
複数個の障壁の低いＴｉ−Ｗシミツトキー論理ダイオー
ド７４（２つ示しである）がコレクタ１２と論理端子１
′２６．１２８の間に接続されている。
抵抗３６がベース３４とベース端子１３０の間に接続さ
れ、抵抗１３２が］レクタ１２とコレクタ端子１３４の
間に接続されている。
第１２図乃至第１４図は、第１図乃至第１０図に示した
基本的な方法を変更して、この方法の間に、チップ上の
ポリシリコンＲＯＭダイオード９５を製造することが出
来ることを示している。第１２図゛について説明すると
、ポリシリコン層４５（第７図）がデポジットされるの
と同時に、厚手のフィールド酸化物層２８の別の領域の
上に多結晶シリコン層１００がデポジットされる。次に
、酸化物ｆｆ１１０２をデポジットして、ＲＯＭダイオ
ード９５の将来陽極１０４となる部分を覆う。層１０２
のパターンを定めて、陽極１０４をこの後の陽極／エミ
ッタの打込みからマスクする。ポリシリコン本体４６．
４８に砒素を打込む時に、ＲＯＭダイオード９５の陰極
領域１０８にも砒素を打込み、陰極をＮ形にする。陰極
領域１０８が陽極領域１０４に隣接している。
次にフォトレジスト・マスク１１０（破線で示す）を配
置して、陽極１０８を覆う。次に、陽極１０４をＰ形に
する為に、絶縁層１０２を介して硼素の打込みを行なう
。
１実施例では、陽極１０４に対する硼素の打込みがＰ十
形接点領域５２乃至５４（第７図）に対づる硼素の打込
みと組合される。硼素の打込みエネルギは、それが酸化
物層３２を通り扱けるが、ポリシリコン・エミッタ４６
の一部分５１と、ポリ・エミッタ部分５１の下にある酸
化物層３２の一部分３３の両方を通り扱けるには不十分
である様に調節される。このセルファライン・プロセス
により、他の場合に必要なマスク及び打込み工程が省か
れる。
第１２図について説明すると、ポリシリコン本体４６．
４８をアニールするのと同時に、同じ条件のもとで、Ｒ
ＯＭダイオード９５をアニールする。これによって絶縁
層１０２の下にある陰極１ｏ８から陽極１０４に砒素イ
オンが拡散され、酸化物層１０２によって覆われた区域
にＰＮ接合１１２を確立する。別の実施例では、前に述
べた領域５２．５４．１０４に対する前述の１工程の硼
素の打込みは、このアニールの後に行なうことができ、
こう１ればＰ十形ベース領域５２（第７図）からエピタ
キシャル領域２４のドーパントの拡散が減少する。これ
がショットキー・トランジスタ６３の静電容量を下げ、
そのコレクタ・ベース管絶縁降伏特性を高める。
第１３図について説明すると、酸化物層１０２をマスク
して、陽１４１０４の接触面１１４を露出し、酸化物層
１０２の対応する部分を除去する。
その後、Ｐｔ５ｉ（又はその他の金属シリサイド）層１
１６，１１８を陽極面１１４及び陰極１０８の上にデポ
ジットする。これは、ポリシリコン本体４６．４８の上
及びベース／ショットキー・オリフィス５６（第８図）
にＰｔＳ　ｉ又はその他の金属シリサイド層をデポジッ
トするのと同時に行なう。
第１４図では、完成されたＲＯＭダイオード９５が、シ
ョットキー・トランジスタ６３と共に、絶縁及び不活性
化層６４によって覆われる。この後、複数個のＲＯＭダ
イオード９５及び複数個のショットキー・トランジスタ
６３（第９図）を含むマスク・スライスは、顧客のメタ
ライズを待って保管することが出来る。マスク・スライ
スをプログラムしたい時、′１”ビットを°取出す場合
は、ＰｔＳ　ｉ層１１６にＲＯＭダイオード・バイア１
２２をあけ、Ｔｉ−Ｗ又はアルミニウムの様な金属をバ
イアにデボジツ］・する。バイア１２２にデポジットさ
れた金属がビット線として作用し得る。
この場合、ＰｔＳｉ層１１層厚１８ド線として作用する
。
要約すれば、小さな（〜１μｍ）エミッタ寸法に、従っ
て全般的にこじんまりした集積回路に使うことが出来、
それと同時に不活性化された状態でマスク・スライスを
保管することが出来る様にする論理アレ一方法を説明し
た。特に、メタライズ全の保管が出来る様な、ポリ・エ
ミッタ、ポリコレクタ接点端子及び埋込みショットキー
・ダイオードを製造する方法を説明した。この発明の方
法を、ショットキー・トランジスタ、抵抗、論理ダイオ
ード及びＲＯＭダイオードを全て同じウェーハ上に含む
ショットキー・トランジスタ論理（ＳＴＬ）アレーを製
造する場合について説明したが、この発明を集積回路の
他の部品を製造する為に使うことが出来る。この発明の
図示の実施例を詳しく説明したが、特許請求の範囲の範
囲によって定められたこの発明の範囲内で、この実施例
に種々の変更を加えることが出来ることを承知されたい
。
以上の説明に関連して更に下記の項を開示する。
（１）　　半導体層内に形成された装置に対する端子を
作る方法に於て、前記半導体層の上に絶縁層を形成し、
該絶縁層に隣接して前記半導体層内に半導体領域を形成
し、前記絶縁層に前記領域ま、で達するオリフィスをあ
け、前記オリフィスに入り込んで、前記半導体層上の第
１の区域内の領域と接触するポリシリコン本体を形成し
、該ポリシリコン本体は前記第１の区域よりも一層大き
な向い合った外側の区域を持ち、前記ポリシリコン本体
をドープして外部から前記領域までの比較的導電性のあ
る通路を設け、前記外側の区域が導電性のリード線と整
合させる為の比較的拡大した区域となる工程を含む方法
。
（２）　　第（１）項に記載した方法に於て、更に、前
記半導体領域から離れた不作動区域まで前記ポリシリコ
ン本体を横方向に伸ばし、前記不作動区域の上でポリシ
リコン本体に接続する様に導電性リード線を位置きめす
る工程を含む方法。
（３）　　第（１）項に記載した方法に於て、前記ポリ
シリコン本体がドーパントを含み、更に、前記半導体領
域を形成する為に、前記本体からのドーパントを前記半
導体層を拡散させるのに十分な温度で、ドープされたポ
リシリコン本体をアニールする工程を含む方法。
（４）　　第（３）項に記載した方法に於て、前記半導
体層が第１の導電型であり、ドープされたポリシリコン
本体が第２の導電型であり、前記半導体層をアニールす
る工程が、前記半導体層内に第２の導電型を持つ領域を
作る方法。
（５）　　第（４）項に記載した方法に於て、前記半導
体装置がトランジスタであり、前記半導体層がベースで
あり、前記第２の導電型を持つ半導体領域及び前記ポリ
シリコン本体がエミッタを構成している方法。
（６）　　第（１）項に記載した方法に於て、ドーパン
トが砒素である方法。
（７）　　ショットキー・トランジスタを作る方法に於
て、第１の導電型を持つコレクタ領域を有する半導体基
板を用意し、前記コレクタ領域の上に第１の導電型を持
つ半導体層を形成し、該半導体層は外面並びに該外面の
近くに前記コレクタ領域と整合したベース領域を持って
おり、前記半導体層の上に第１の絶縁層を形成し、前記
ベース領域を第２の導電型になる様にドープし、コレク
タ接点を前記第１の導電型になる様に著しくドープし、
該コレクタ接点領域は前記半導体層の一部分であって、
コレクタ領域から第１の絶縁層まで伸びており、該コレ
クタ接点領域が前記ベース領域から隔たっており、前記
第１の絶縁層を通って前記半導体層に達する第１及び第
２のオリフィスを外側からあけ、第１のオリフィスは前
記ベース領域の上に形成された第１の区域を露出し、前
記第２のオリフィスは前記コレクタ接点ｍ域の上に形成
された第２の区域を露出し、第１及び第２のポリシリコ
ン本体を形成し、該第１の本体は前記第１のオリフィス
に入り込んで前記第１の区域と接触し、前記第２の本体
は前記第２のオリフィスに入り込／ｖで前記第２の区域
と接触し、前記ポリシリコン本体を第１の導電型になる
様なドーパントで著しくドープし、ドーパントが第１の
ポリシリコン本体から第１の区域へ拡散する様に、前記
第１のポリシリコン本体及び前記ベース領域をアニール
し、該拡散により前記第１の区域に隣接したベース領域
内に第１の導電型を持つエミッタ領域が作られ、第２の
ベース領域を第２の導電型になる様に著しくドープし、
該第２のベース領域は前記半導体層の内、前記ベース領
域及び第１の絶縁層に隣接する一部分であって、コレク
タ及びコレクタ接点領域から隔たっており、前記第１の
絶縁層に第３のオリフィスをあけて前記半導体層の第３
の区域を露出し、該第３の区域は第２のベース領域の一
部分及び該第２のベース領域に隣接するショットキー・
ダイオード領域に接し、該ショットキー・ダイオード領
域は前記半導体層の内、前記第１の導電型を持つ一部分
で構成され、前記第３の区域がベース及びコレクタ接点
領域から隔たっており、前記第３の区域にわたって前記
ポリシリコン本体の上に別々の導電層を形成し、該導電
層は縁及び中心区域を持ち、該導電層及び前記第１の絶
縁層の隣接区域の上に第２の不活性化及び絶縁層を形成
して前記第３のオリフィスを埋め、前記第２の絶縁層に
前記導Ｔ１層の中心区域に達するバイアをあけ、前記導
電層の縁は露出せず、前記バイアの中に導電性リード線
を形成してベース、エミッタ、コレクタ及びショットキ
ー・ダイオードの接続部を設ける工程を含む方法。
（８）　　第（７）項に記載した方法に於て、ポリシリ
コン・ダイオードをも形成し、更に、第１及び第２のポ
リシリコン本体を形成する工程の間、前記第１の絶縁層
の上にポリシリコン層を形成し、前記ポリシリコン本体
をドープする工程より前に、第１のダイオード絶縁層を
形成してポリシリコン層の第１の部分を覆い、該第１の
絶縁層は、ポリシリコン層を介しての打込みにより、前
記第１の部分がドープされるのを防止する位に厚手であ
り、前記ポリシリコン本体を第１の導電型になる様にド
ープする工程の間、前記第１の部分に隣接したポリシリ
コン層の第２の部分をドーパントを用いてドープし、前
記ポリシリコン層の前記第１の部分を第２の導電型にな
る様にドープし、前記ポリシリコン本体をアニールする
工程の間、前記ポリシリコン層をアニールし、該アニー
ルによって第２の部分のドーパントが、基板と第１のダ
イオード絶縁層の間にある第１の部分に拡散してダイオ
ード接合を形成し、前記第３のオリフィスをあける工程
の間、前記ダイオ−ド絶縁層の一部分を除去することに
よって、前記第１の部分のある領域を露出し、該領域は
ダイオード接合から隔たっており、前記ポリシリコン本
体の上に導電層を形成する工程の間、前記第１の部分の
領域及び第２の部分の上に別々の導電層を形成し、前記
第２の絶縁層を形成する工程の間、第３の不活性化及び
絶　−線層を形成して前記導電層及びダイオード絶縁層
を覆い、前記中心区域に達するバイアを形成する工程の
間、前記第３の絶縁層に、前記第１の部分上の導電層に
達するダイオード用バイアをあけ、前記バイア内にリー
ド線を形成する工程の間、前記ダイオード用バイア内に
導電性リード線を形成する工程を含む方法。
（９）　　第（８）項に記載した方法に於て、前記ポリ
シリフン層の第１の部分をドープする工程が、前記第２
のベース領域をドープする工程と同時に行なわれる方法
。
（１０）第（８）項に記載した方法に於て、ポリシリコ
ン・ダイオードが固定メモリ・ダイオードであり、前記
ダイオード用バイア内の第２の導電材料がビット線に接
続され、前記第２の部分上の導電層がワード線に接続さ
れる方法。
（１１）第（７）項に記載した方法に於て、前記ベース
領域をドープする工程が、前記絶縁層を介して第２の面
にドーパントを打込むことによって行なわれる方法。
（１２）第（７）項に記載した方法に於て、前記コレク
タ接点領域をドープする工程が、前記絶縁層を介して半
導体層にドーパントを打込むことによって行なわれる方
法。
（１３）第（７）項に記載した方法に於て、更に、前記
半導体層をドープして第２の導電型を持つチャンネル・
ストッパを形成し、該チャンネル・ストッパは基板から
第１の絶縁層まで伸びていると共に、コレクタ、ベース
及びコレクタ接点領域から隔たっており、該チャンネル
・ストッパが寄生電界効果トランジスタの動作を防止す
る様に作用する工程を含む方法。
（１４）第（７）項に記載した方法に於て、前記ショッ
トキー・トランジスタと同じウェーハ上に同時に抵抗を
作り、この為、更に、前記半導体層の抵抗領域を第２の
導電型になる様にドープし、該抵抗領域は前記第１の絶
縁層に隣接していて複数個の端を持ち、複数個の第２の
抵抗領域を第２の導電型になる様に著しくドープし、第
２の抵抗領域は前記抵抗領域の各々の端に隣接しており
、前記第２の抵抗領域は前記第１の絶縁層に隣接してい
ると共にベース、第２のベース、ショットキー・ダイオ
ード、コレクタ及びコレクタ接点領域から横方向に隔た
っており、前記第２の抵抗領域は前記第２のべ＝ス領域
をドープする工程の間にドープされ、前記第３のオリフ
ィスを形成する工程の間、前記絶縁層に各々の第２の抵
抗接点領域に達する抵抗接点用オリフィスを開け、前記
導電層を形成する工程の間、各々の第２の抵抗領域の上
に抵抗接点用導電層を形成し、前記導電性リード線を形
成する工程の間、前記抵抗接点用オリフィス内に導電性
抵抗用リード線を形成する工程を含む方法。
（１５）　　第（７）項に記載した方法に於て、更に、
前記第２の絶縁層にバイアをあける工程の間、前記第２
の絶縁層に複数個の論理ダイオード用バイアをあけ、該
論理ダイオード用バイアは前記半導体層の内、ベース、
第２のベース、コレクタ、コレクタ接点及びショットキ
ー・ダイオード領域から離れた部分を露出し、前記バイ
ア内に導電性リード線を形成する工程の間、前記論理ダ
イオード用バイア内に導電性リード線を形成し、該論理
ダイオード用バイア内の導電性リード線が半導体層と接
触して障壁の低いショットキー論理ダイオードを形成す
る工程を含む方法。
（１６）第（７）項に記載した方法に於て、前記バイア
内に導電性リード線を形成する工程が、前記バイア内に
チタン・タングステン複合体層をデポジットし、アルミ
ニウムを含む合金を前記チタン・タングステン複合体層
の上にデポジットすることを含む方法。
（１７）半導体装置のアレーを作る方法に於て、半導体
層を用意し、該半導体層の上に絶縁層を形成し、該半導
体層をドープして複数個の能動領域及び接点領域を形成
し、前記絶縁層に各々の能動領域及び接点領域に達する
窓をあけ、該窓が前記能動領域及び接点領域上の第１の
区域を限定ｑ、各々の窓をポリシリコン本体で埋め、各
々のポリシリコン本体は夫々の第１の区域と向い合って
、それより一層大きな外側区域を持っており、前記ポリ
シリコン本体をドープして能動領域及び接点領域に達す
る導電通路を作り、各々のポリシリコン本体を覆う別々
の導電層を形成し、夫々の導電区域は周縁及び中心区域
を持っており、前記導電層を絶縁及び不活性化層で覆っ
て、半導体装置のプログラムされていないアレーを完成
し、該プログラムされていないアレーを保管し、その後
前記導電層に達するバイアを選択的にあけ、該バイア内
に導電性リード線を形成することによって、前記プログ
ラムされていないアレーをプログラムする工程を含む方
法。
（１８）第（１７）項に記載した方法に於て、前記半導
体装置が夫々ベース、エミッタ及びコレクタを持つショ
ットキー・トランジスタであり、前記能動領域及び接点
領域が各々のショットキー・トランジスタに対して、ベ
ース領域内に形成された工ミッタ領域及び］レクタ接接
点域を含んでおり、前記ポリシリコン本体がエミッタ及
びコレクタ接点用のドープされたポリシリコン本体を含
んでおり、更に、各々のエミッタ用ポリシリコン本体を
アニールしてドーパントを対応するエミッタ領域に拡散
させ、前記半導体層を著しくドープして複数個のベース
接点領域を形成し、各々のベース接点領域はベース領域
及び前記絶縁層に隣接しており、各々のベース接点領域
は対応するコレクタ及びコレクタ接点領域から隔たって
おり、前記絶縁図に複数個のショットキー・ダイオード
用窓をあけ、複数個のショットキー・ダイオード領域が
夫夫半導体層内で対応するショットキー・ダイオード用
窓及び対応するベース接点領域に隣接して配置されてお
り、各々のシミツトキー・ダイオード領域が対応するコ
レクタ及びコレクタ接点領域から隔たっており、各々の
ショットキー・ダイオード用窓が前記半導体層の内、ベ
ース接点及びシミツトキー・ダイオード領域上にある第
２の区域を露出し、各々の第３の区域を覆う様に別々の
ベース／ショットキー導電層を形成し、該導電層は夫人
周縁及び中心区域を持ち、前記ベース／ショットキー導
電層及びその周囲の区域を絶縁及び不活性化層で覆い、
その後、アレーを保管する工程の後に、特定の条件に合
う様に、プログラムされていない論理アレーをプログラ
ムし、該プログラムする工程は、前記絶縁及び不活性化
層に、ベース／ショットキー導電層の中心区域に達する
が、ベース／ショットキー導電層の周縁を露出しない様
なバイアを選択的にあけ、該バイア内に導電性リード線
を形成してアレーを電気的に接続する工程を含んでいる
方法。
（１９）半導体装置に対する端子に於て、半導体層と、
該半導体層上に形成された絶縁層と、該絶縁層に隣接し
て前記半導体層内に形成された領域と、前記絶縁層を通
り抜けて前記ｖＡ域の第１の区域を露出するオリフィス
と、該オリフィスを埋めるポリシリコン本体と、前記第
１の区域と向い合っていてそれよりも大きな前記ポリシ
リコン本体の外側の第２の区域と、前記第２の区域の上
に形成されていて周縁を持つ導電層と、該導電層及び前
記絶縁層の上に形成された絶縁及び不活性化層と、前記
周縁から隔たる前記導電層の第３の区域に達する様に前
記絶縁及び不活性化層にあけられたバイアと、該バイア
内に形成されて前記第３の区域に接触する導電性リード
線とを有し、前記導電層が、前記導電層に対するバイア
をあける際の整合の問題を軽減する位に大きい端子。
（２０）第（１つ）項に記載した端子に於て、前記ポリ
シリコン本体がドーパント拡散源であり、前記本体をア
ニールしてドーパン１〜を前記領域に拡散した端子。
（２１）第（１９）項に記載した端子に於て、前記半導
体装置がバイポーラ・トランジスタであり、前記接点領
域がエミッタである端子。
【図面の簡単な説明】
第１図乃至第９図は本発明の製造方法の順次の行程を示
す基板の簡略側面断面図、第１０図は第９図の詳細断面
図で、本発明の埋込みショットキー・ダイオードの構造
を示す。第１１図は第１図乃至第１０図に示す工程によ
って製造された装置の回路図、第１２図乃至第１４図は
、第１図乃至第８図に示した基板と全体的に同じ製造の
場にある基板の簡略側面断面図で、ＲＯＭダイオードを
製造する方法の順次の工程を示す。 主な符号の説明 ２４：エピタキシャル領域 ６２：金属層 ６４：誘電体層 ６８：バイア ８６：導電性リード線

Claims (2)

    【特許請求の範囲】
  1. （１）半導体層内に形成された装置に対する端子を作る
    方法に於て、前記半導体層の上に絶縁層を形成し、該絶
    縁層に隣接して前記半導体層内に半導体領域を形成し、
    前記絶縁層に前記領域まで達するオリフィスをあけ前記
    オリフィスに入り込んで、前記半導体層上の第１の区域
    内の領域と接触するポリシリコン本体を形成し、該ポリ
    シリコン本体は前記第１の区域よりも一層大きな向い合
    つた外側の区域を持ち、前記ポリシリコン本体をドープ
    して外部から前記領域までの比較的導電性のある通路を
    設け、前記外部の区域が導電性のリード線と整合させる
    為の比較的拡大した区域となる工程を含む方法。
  2. （２）半導体装置に対する端子に於て、半導体層と、該
    半導体層上に形成された絶縁層と、該絶縁層に隣接して
    前記半導体層内に形成された領域と、前記絶縁層を通り
    抜けて前記領域の第１の区域を露出するオリフィスと、
    該オリフィスを埋めるポリシリコン本体と、前記第１の
    区域と向い合っていてそれよりも大きな前記ポリシリコ
    ン本体の外部の第２の区域と、前記第２の区域の上に形
    成されていて周縁を持つ導電層と、該導電層及び前記絶
    縁層の上に形成された絶縁及び不活性化層と、前記周縁
    から隔たる前記導電層の第３の区域に達する様に前記絶
    縁及び不活性化層にあけられたバイアと、該バイア内に
    形成されて前記第３の区域に接触する導電性リード線と
    を有し、前記導電層が前記導電層に対するバイアをあけ
    る際の整合の問題を軽減する位に大きい端子。
JP61245166A 1985-10-16 1986-10-15 半導体層内に形成された装置に対する端子を作る方法 Expired - Lifetime JPH0821590B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/787,872 US4898838A (en) 1985-10-16 1985-10-16 Method for fabricating a poly emitter logic array
US787872 1991-10-31

Publications (2)

Publication Number Publication Date
JPS62113470A true JPS62113470A (ja) 1987-05-25
JPH0821590B2 JPH0821590B2 (ja) 1996-03-04

Family

ID=25142780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61245166A Expired - Lifetime JPH0821590B2 (ja) 1985-10-16 1986-10-15 半導体層内に形成された装置に対する端子を作る方法

Country Status (4)

Country Link
US (2) US4898838A (ja)
EP (1) EP0219346B1 (ja)
JP (1) JPH0821590B2 (ja)
DE (1) DE3688172T2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0316104A3 (en) * 1987-11-03 1991-01-30 Stc Plc Integrated circuits comprising resistors and bipolar transistors
US4975386A (en) * 1989-12-22 1990-12-04 Micro Power Systems, Inc. Process enhancement using molybdenum plugs in fabricating integrated circuits
US5212102A (en) * 1990-08-22 1993-05-18 National Semiconductor Corporation Method of making polysilicon Schottky clamped transistor and vertical fuse devices
US5144404A (en) * 1990-08-22 1992-09-01 National Semiconductor Corporation Polysilicon Schottky clamped transistor and vertical fuse devices
EP0490236A3 (en) * 1990-12-13 1992-08-12 National Semiconductor Corporation Fabrication process for schottky barrier diodes on a substrate
US5500387A (en) * 1994-02-16 1996-03-19 Texas Instruments Incorporated Method of making high performance capacitors and/or resistors for integrated circuits
KR0170285B1 (ko) * 1995-05-12 1999-03-30 김광호 반도체 장치의 소자 분리 방법
US5885873A (en) * 1998-04-20 1999-03-23 Texas Instruments--Acer Incorporated Double coding processes for mask read only memory (ROM) devices
US6933751B2 (en) * 2003-09-18 2005-08-23 Micrel, Inc. Integrated Schottky transistor logic configuration
JP2006339606A (ja) * 2005-06-06 2006-12-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20080246082A1 (en) * 2007-04-04 2008-10-09 Force-Mos Technology Corporation Trenched mosfets with embedded schottky in the same cell

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5563821A (en) * 1978-11-06 1980-05-14 Nec Corp Semiconductor device
JPS59112655A (ja) * 1982-12-18 1984-06-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPS60214563A (ja) * 1984-04-09 1985-10-26 Mitsubishi Electric Corp バイポ−ラトランジスタの製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3717514A (en) * 1970-10-06 1973-02-20 Motorola Inc Single crystal silicon contact for integrated circuits and method for making same
US3906540A (en) * 1973-04-02 1975-09-16 Nat Semiconductor Corp Metal-silicide Schottky diode employing an aluminum connector
US4127931A (en) * 1974-10-04 1978-12-05 Nippon Electric Co., Ltd. Semiconductor device
DE2449688C3 (de) * 1974-10-18 1980-07-10 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper
JPS539469A (en) * 1976-07-15 1978-01-27 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device having electrode of stepped structure and its production
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
US4214256A (en) * 1978-09-08 1980-07-22 International Business Machines Corporation Tantalum semiconductor contacts and method for fabricating same
JPS5539677A (en) * 1978-09-14 1980-03-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device and its manufacturing
JPS5826177B2 (ja) * 1979-06-27 1983-06-01 株式会社東芝 半導体装置の製造方法
US4475964A (en) * 1979-02-20 1984-10-09 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a semiconductor device
JPS55111155A (en) * 1979-02-20 1980-08-27 Toshiba Corp Semiconductor device and manufacturing method thereof
JPS55113372A (en) * 1979-02-23 1980-09-01 Hitachi Ltd Semiconductor device and its manufacture
JPS577948A (en) * 1980-06-19 1982-01-16 Toshiba Corp Semiconductor device and its manufacture
US4425379A (en) * 1981-02-11 1984-01-10 Fairchild Camera & Instrument Corporation Polycrystalline silicon Schottky diode array
US4424579A (en) * 1981-02-23 1984-01-03 Burroughs Corporation Mask programmable read-only memory stacked above a semiconductor substrate
JPS5741826A (en) * 1981-04-21 1982-03-09 Amada Co Ltd Bending device for bending machine
US4516223A (en) * 1981-08-03 1985-05-07 Texas Instruments Incorporated High density bipolar ROM having a lateral PN diode as a matrix element and method of fabrication
JPS5933833A (ja) * 1982-08-19 1984-02-23 Toshiba Corp 半導体装置の製造方法
US4579600A (en) * 1983-06-17 1986-04-01 Texas Instruments Incorporated Method of making zero temperature coefficient of resistance resistors
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
JPS6057952A (ja) * 1983-09-09 1985-04-03 Toshiba Corp 半導体装置の製造方法
US4782030A (en) * 1986-07-09 1988-11-01 Kabushiki Kaisha Toshiba Method of manufacturing bipolar semiconductor device
JPH05113372A (ja) * 1991-10-21 1993-05-07 Kawasaki Steel Corp 連続プロセス炉における板材温度計測方法
JPH0674466A (ja) * 1992-08-31 1994-03-15 Matsushita Electric Ind Co Ltd パネルヒータ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5563821A (en) * 1978-11-06 1980-05-14 Nec Corp Semiconductor device
JPS59112655A (ja) * 1982-12-18 1984-06-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPS60214563A (ja) * 1984-04-09 1985-10-26 Mitsubishi Electric Corp バイポ−ラトランジスタの製造方法

Also Published As

Publication number Publication date
US5244832A (en) 1993-09-14
EP0219346A3 (en) 1988-09-21
EP0219346A2 (en) 1987-04-22
EP0219346B1 (en) 1993-03-31
JPH0821590B2 (ja) 1996-03-04
DE3688172T2 (de) 1993-10-14
US4898838A (en) 1990-02-06
DE3688172D1 (de) 1993-05-06

Similar Documents

Publication Publication Date Title
KR100315963B1 (ko) 낮은 콘택 저항과 낮은 접합 누설을 갖는 금속 배선 콘택구조체 및 그 제조 방법
US4823181A (en) Programmable low impedance anti-fuse element
US5242851A (en) Programmable interconnect device and method of manufacturing same
US7659574B2 (en) Manufacturing method of semiconductor device
KR100251882B1 (ko) Bicmos 프로세스용 기가오옴 부하 저항기
JP3588622B2 (ja) 半導体装置及びその製造方法
JP3285207B2 (ja) 薄い犠牲層を使用した縦型ヒュ−ズ装置及びショットキダイオ−ドを製造する方法
US4705599A (en) Method for fabricating bipolar transistor in integrated circuit
JPS622708B2 (ja)
US4737831A (en) Semiconductor device with self-aligned gate structure and manufacturing process thereof
JPS62113470A (ja) 半導体層内に形成された装置に対する端子を作る方法
JPS61210662A (ja) 半導体構成体
WO2009126599A2 (en) Structure and method for elimination of process-related defects in poly/metal plate capacitors
JPH0666433B2 (ja) 電気的にプログラム可能な読出専用メモリ・セル
JPH06510634A (ja) アモルファスシリコンアンチヒューズ及びその製造方法
JP2592414B2 (ja) バイポーラトランジスタ構造の製造方法
US5023690A (en) Merged bipolar and complementary metal oxide semiconductor transistor device
JP4211014B2 (ja) 半導体装置の製造方法
US20040251514A1 (en) Non-continuous encapsulation layer for mim capacitor
US6239015B1 (en) Semiconductor device having polysilicon interconnections and method of making same
EP0242893B1 (en) Method of manufacturing a semiconductor device
US5140383A (en) Method for fabricating a buried Schottky logic array and apparatus produced thereby
JPS62113465A (ja) シヨツトキ−・ダイオ−ドとその製法
JPH06204167A (ja) 半導体装置の製造方法
JPS6249651A (ja) アンチヒユ−ズ、その製法、電気的にプログラム可能なメモリ・セル、メモリ・セルをプログラムする方法