JPS59112655A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置の製造方法に係り、特にバイポー
ラ形半導体集積回路装置（以下［ＢＩＰ・ＩＣＪという
。）におけるトランジスタの電極引き出し部の形成方法
の改良に関するものである。

〔従来技術〕

一般に、ＢＩＰ−ＩＣにおけるトランジスタは、ｐｎｎ
接合分離１択択酸化技術用いた酸化膜分離。

または三重拡散を用いる方法などによって電気的に独立
した島内に形成される。ここでは酸化膜分離法によって
ｎｐｎ　）ランジスタを形成する方法について述べる。

勿論、これ以外の上記各種分離法を用いる場合、さらに
はＰｎＰ）ランジスタについても適用できるものである
。

第４図（ａ１〜（ｅｌは従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のｐ形（ｐ
−形）シリコン基板（１）にコレクタ埋込層となる高不
純物濃度のｎ形（ｎ＋形）層（２）を選択的に形成した
後、それらの上にｎ−形エピタキシャル層（３）を成長
させる〔第１図（ａ）〕。次に、下敷酸化膜（１０１）
の上に形成した窒化膜（２０１）をマスクとネルカント
用のｐ形層（４）が同時に形成される〔第１図（ｂ）〕
。次に、上述の選択酸化用のマスクとして用いた窒化膜
（２０１）を下敷酸化膜（１０１）とともに除去して、
あらためてイオン注入保護用の酸化膜（１０３）を形成
し、ホトレジスト膜（この段階でのホトレジスト膜は図
示せず）をマスクとして外部ベース層となるダ形層（５
）を、更に、上記ホトレジスト膜を除去し、あらためて
ホトレジスト膜（３０１）を形成し、これをマスクとし
て活性ベース層となるｐ形層（６）をイオン注入法によ
って形成する〔第１図（Ｃ）〕。つづいて、ホトレジス
ト膜（３０１）を除去し、一般にホスシリケートガラス
（ＰＳＧ）からなるパンシベーション［（４ｏｔ）全被
着させ、ベースイオン注入層（５）　、　（６）のアニ
ールとＰＳＧ膜（４０１）の焼しめとをかねた熱処理を
行なって、中間段階の外部ベース層５Ｄおよび活性ベー
ス層６１）とした後、ＰＳＧ膜（４０１）に所要の開口
（７０）および（８０）を形成して、・イオン注入法に
よってエミツタ層となるべきｎ形層（７）およびコレク
タ電極数υ出し層となるべきｎ形層（８）を形成する〔
第１図（ｄ）〕。その後、各イオン注入層をアニールし
て、外部ベース層Ｉ！５２および活性ベース層（６りを
完成させるとともにエミツタ層（７１）およびコレクタ
電極数シ出し層＠υを形成した後に、ベース電極数シ出
し用の開口６０）を形成し、各開口部（！ｉ０）　、　
（７０）および（８Ｑに電極の突き抜は防止用の金属シ
リサイド〔白金シリサイド（ｐｔ−ｓｔ）、パラジウム
シリサイド（Ｐｄ−８ｉ）など〕膜（５０１）を形成し
た上で、アルミニウム、（ＡＩりのような低抵抗金属に
よってベース電極配線（９）、エミッタ電極配線（１０
）およびコレクタ電極配線ａＤを形成する〔第１図（ｅ
）〕。

第２図はこの従来方法で製造されたトランジスタの平面
パターン図である。ところで、トランジスタの周波数特
性はベース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではベース抵抗を低下するためにｐ＋形外
部ベース層（５２を設けたのであるが、これはベース・
コレクタ容量の増大を招くという欠点がある。まだ、ベ
ース抵抗はエミツタ層６υとベース電極取り出し開口（
５０）との距離Ｄ１にも依存し、従来のものではベース
電極配線（９）とエミッタ電極配線００）との間隔と各
電極配線（９）　、　ＱＯ）の各開口６０）　、　（７
０）からのはみ出し分との合計距離となっており、ホト
エツチングの精度を向上して電極配線間隔を小さくして
も、上記はみ出し分はどうしても残る。

〔発明の概要〕

この発明は以上のような点に鑑みてなされたもので、ベ
ース電極をポリシリコン膜と金属シリサイド膜との重畳
層を介して活性ベース領域から直接取り出すようにする
ことによって、エミッタ層とベース電極開口との距離の
中に両電極配線の各開口からのはみ出し分を組み入れる
要がなく、上記距離を短縮でき、しかも高不純物濃度の
外部ベース層を用いずにベース・コレクタ容量の増大の
生じない半導体装置の製造方法を提供することを目的と
している。

〔発明の実施例〕

第３図（，１〜（ｅ）はこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図で、第１
図の従来例と同等部分は同一符号で示す。まず第１図（
ｂ）に示す状態までは従来と同様に、ｐ−形シリコン基
板（１）にｎ＋形コレクタ埋込層（２）、　ｎ−形エピ
タキシャル層（３）、チャネルカット用ｐ形・層（４）
および分離用酸化膜（１０２）を形成した後、第１図（
ｂ）における窒化膜（２０１）および下敷酸化膜（１０
１）を除去し、あらためてイオン注入保護用の酸化膜（
１０３）を形成し、図示しないホトレジストマスクを介
して活性ベース層となるｐ形層（６）をイオン注入法に
よって形成し、ベース電極開口となるべき領域近傍の上
記酸化膜（１０３）１去し、その除去部分を含めて全上
面にポリシリコン膜（６０１）を被着させる〔第３図（
ａ）〕。次に、ポリシリコン膜（６０１）の表面にｐ形
不純物を全面に導入してから、シンタリングを行なうこ
とによってｐ形層（６）を中間段階の活性ベース領域６
υとした後、ポリシリコン膜（６０１）を選択エツチン
グ除去し、改めて酸化を行って酸化膜（１０３）があっ
た位置に酸化膜（１０５）、残されたポリシリコン膜（
６０１）の上に酸化膜（１０６）を形成し、更・に全上
面にＰＳＧ膜（４０１）を形成する〔第３図（ｂ）〕。

次にホトレジストマスク（図示せず）を用いた選択エツ
チングによって、エミツタ層およびコレクタ電極数シ出
し層となるべき領域の酸化膜（１０５）　、　（１０６
）およびＰＳＧ膜（４０１）を除去し、ポリシリコン膜
（６０２）を被着させて、このポリシリコン膜にｎ形不
純物を高濃度にイオン注入した後ドライブを行い該ポリ
シリコン膜から拡散させてエミツタ層となるべきｎ形層
συおよびコレクタ電極数シ出し層となるべきｎ形層（
８１）を形成する〔第３図（Ｃ）〕。

つぎに、上記拡散源となったポリシリコン膜部分（６０
２，６０３）のみを残すように選択エツチングした後、
レジスト膜（３０２）をマスクとしてベース・コンタク
トの窓開けを行う〔第３図（ｄ）〕。このとき、レジス
ト膜（３０２）は上記エミツタ層形成のポリシリコン膜
（６０２）の内部になるようにして、上記ポリシリコン
膜を一部マスクとしてベース・コンタクトとそれに続く
ポリシリコン膜（６０１）上の酸化膜（１０６）。

ＰＳＧ膜（４０１）をエツチング除去している。次いで
、Ｐｔ、Ｐｄ、Ｔｉ、Ｗ、Ｍｏなどのシリコンおよびポ
リシリコン膜との間に金属シリサイドを形成する金属層
（図示せず）を全上面に蒸着まだはスパッタリングによ
って形成した後、シンタリングを行なって金属シリサイ
ド膜（５０１、５０２、５０３、５０４）をシリコン基
体の露出面およびポリシリコン膜（６０１゜６０２　、
６０３）表面の上に形成してから金属シリサイド膜を残
して金属層を王水などでエツチング除去したのち、パン
シベーション用窒化膜（２０２）　（酸化膜でもよい）
を被着させる。次いでこの窒化膜（２０２）に選択エツ
チングを施してベース電極用コンタクト孔軸、エミッタ
電極用コンタクト孔ｆｆ０）およびコレクタ電極用コン
タクト孔（８０を形成した後、例えばＡｌなどの低抵抗
金属によってベース’Ｉｔ配線（９）、エミッタ電極配
線００）およびコレクタ電極配線（１１）をそれぞれ形
成する〔第３図（ｅ）〕。

第４図はこのようにして製造された従来法の第２図に対
応するトランジスタの平面ノくターン図で、図に示すよ
うに、エミツタ層６υとベース電極（９）につながって
いるポリシリコン膜（６０１）および金属シリサイド膜
（５０１）との距離Ｄ２は拡散のだめの窓開は部（７１
に相当）と拡散源となるポリシリコン膜（６０２）との
重ね合せ部分で決まるので、従来の第２図に示した距離
Ｄ１に比して小さくできる。ベース抵抗はその分だけ小
さくなるのみでなく、従来のｐ＋形外部ベース層（５２
（数十Ω／口〜１００Ω／口）の代りに低比抵抗の金属
シリサイド膜（５０１）　（数歩句〜数十Ω／口）を用
いたので小さくなる。更に、ｐ＋形外部ペース層（５つ
を用いず、ベース層６３自体若干小さくなっているので
、ベース・コレクタ容量も小さくなシ、トランジスタの
周波数特性は改良される。

なお、コンタクト孔形成時の被膜として窒化膜（２０２
）を用いたのは、開口としてはＰＳＧ膜（４０１）が窒
化膜（２０２）のエツチング時にストッパーとして働く
ためで、従って、窒化膜（２０２）への開口はＰＳＧ膜
（４０１）の開口より若干大きめにすることができる。

ただし、コンタクト孔のエンチングを十分制御すること
で、勿論窒化膜（２０２）のがゎシにＰＳＧ膜などの酸
化膜でもよい。

さらに、エミッタ拡散層ｆｆ１）は低比抵抗の金属シリ
サイドの付いたポリシリコン膜（６０２）を介して電極
００）に結っているので、ベース抵抗をさらに下げる方
法として、第５図および第６図のようにトランジスタを
構成するくとが可能である。っまシ、エミッタ拡散層σ
ηの周辺３方がらベース電極（９）Ｋ結ながる金属シリ
サイド膜（５０１）を形成することによってベース抵抗
が第４図の場合の半分以下になる。また、第４図での距
離Ｄ２はポリシリコン膜（６０２）のエツチング時の写
真製版での重ね合せ精度によっては変動し、例えば設計
上２μｍの重ね合せでも、精度（エツチングを含めて）
が±１０μｍならばり、＝１μｍ〜３μｍとなるが、第
５図のよりにエミッタ拡散層（７１）に対して金属シリ
サイド膜（５０１）を形成すると となって設計通りとなる。

さらには第６図のようにエミッタ拡散層を追加しても、
従来法のようにベース・コンタクトおよび電極を追加エ
ミッタ拡散層との間に入れなくても、金属シリサイド膜
（５０１）でポリシリコン膜（６０１）を介してベース
電極（９）に結っているので、従来通シペース抵抗を下
げることがベース面積の従来のような大幅な増大なくし
て達成できる。

〔発明の効果〕

以上、説明したように、この発明によれば、ベース電極
をポリシリコン膜と金属シリサイド膜との２重層で引き
出しベース層に隣接する分離酸化膜上に形成したので、
ベース電極数シ出し領域とエミツタ層との距離を小さく
しベース抵抗を小さくできる。また、高不純物濃度の外
部ベース層を設けないので、ベース・コレクタ間容量を
小さくでき、周波数特性の良好なトランジスタが得られ
るなどの効果がある。

【図面の簡単な説明】

第１図（、）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で製造さ
れたトランジスタの平面パターン図、第３図（，１〜（
ｅｌはこの発明の一実施例になる製造方法の主要工程段
階における状態を示す断面図、第４図はこの実施例の方
法で製造されたトランジスタの平面パターン図、第５図
および第６図は第４図におけるトランジスタの変形例を
それぞれ示す平面パターン図である。 （１）−・・・ｐ−形シリコン基Ｌ　（３）・・・・ｎ
−形エピタキシャル層（第１伝導形層）、（６）　、　
（６υ、曽・・・・ベース層、（刀、（７υ・・・・エ
ミツタ層、（８）、［Ｆ］υ・・・・コレクタ電極取ル
出し層、（９）・・・・ヘ−スフ４　極、ＱＯ）・・・
・エミッタ電極、（ＪＩ）・・・・コレクタ電極、（１
０２）・・・・分離酸化膜、（１０１）、（１ｏ５）・
・・・シリコン酸イＬ膜、（２０１＞　、　（２０２）
・・・・窒化膜、（３ｏ２）・・・・レジス）　膜、（
４０１）”　−−−ＰＳＧ膜（絶縁膜）、（６００）　
、　（６０１）　、（６０２）・・・・シリコン膜、（
５００）　、　（５０１）　、　（５０２）　、　（５
０３）・・・・金属シリサイド膜。 代　理　人　　　　　葛　　野　　信　　−第１図 第１図 第　２　図 第３図 第３図 手続補正書（自発） 特許庁長官殿 １、事件の表示ｎ１ｆ（ｊ昭５７−２２３６１４号２、
発明の名称 半導体装置の製造方法 ３、補正をする者 ！１【件との関係　　　持許出１ｇ（１大作　所　　　
　　東ｊｊｊ都千代１４１区丸の内ｉ　Ｊ−１１２番３
号名　称（６０１）　　　三菱電機株式会社代表者片山
仁八部 ４、代理人 ５、＠正の対象 （１３明細書の特許請求の範囲の憫 ６、補正の内容 （１１明細書の特許請求の範囲を別紙の通り補正する。 以上 別　　　　紙 （１）半導体基体の表面部に分離領域に囲まれコレクタ
領域を構成すべき第１伝導形層を形成する第１の工程、
この第１伝導形層の表面部の一部に第２伝導形のベース
層を形成する第２の工程、上記ベース層上の一部からこ
れに接する上記分離領域の上にわたってシリコン膜を形
成する第３の工程、上記ベース層上を含む上記第１伝導
形層の表面上および上記シリコン膜の上にシリコン酸化
膜を形成する第４の工程、上記シリコン酸化膜に選択エ
ツチングを施してコレクタ電極数υ出し層を形成すべき
部分およびエミツタ層を形成すべき部分の上の上記シリ
コン酸化膜を除去する第５の工程、この工程後シリコン
膜を形成し第１伝導形の不純物を高濃度に導入した後、
アニーリングを施して上記コレクタ電極数シ出し層を形
成すべき部分および上記エミツタ層を形成すべき部分に
第１伝導形の不純物をシリコン膜から基板ベース層内に
拡散させてエミツタ層およびコレクタ電極数シ出し層を
形成する第６の工程、上記シリコン膜がエミツタ層およ
びコレクタ電極取り出し層をおおいかくず部分を除いて
選択的に除去する第７の工程、上記シリコン膜の一部を
含めて選択的に上記ベース層上およびシリコン膜上の酸
化膜を除去する第８の工程、上記ベース電極取り出し領
域、エミツタ層の上のシリコン膜、コレクタ電極取り出
し層の上のシリコン膜および上記ベース層上のシリコン
膜の上に金属シリサイド膜を形成する第９の工程、並び
に上記分離領域の上および上記分離領域で囲まれ上記各
工程を経た領域上に保胚膜を形成しそれぞれこの保設膜
に設けた開孔を通して上記シリコン膜上位置にペース電
極、エミツタ層上位置にエミッタ電極およびコレクタ電
極取り出し層上位１．にコレクタ電極を形成する第１０
の工程を備えたことを特徴とする半導体装置の製造方法
。 （２）シリコン膜に多結晶シリコン膜を用い、第３の工
程では、多結晶シリコン膜を全上面に形成し第２伝導形
の不純物を導入後パターニングを施してベース層上の一
部からこれに接する分子、Ｈｔ領領域上にわたって残す
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法っ２５

Claims (2)

【特許請求の範囲】
1. （１）半導体基体の表面部に分離領域に囲まれコレクタ
   領域を構成すべき第１伝導形層を形成する第１の工程、
   この第１伝導形層の表面部の一部に一端が上記分離領域
   に接して第２伝導形のベース層を形成する第２の工程、
   上記ベース層上の一部からこれに接する上記分離領域の
   上にわたってシリコン膜を形成する第３の工程、上記ベ
   ース層上を含む上記第１伝導形層の表面上および上記シ
   リコン膜の上にシリコン酸化膜を形成する第４の工程、
   上記シリコン酸化膜に選択エツチングを施してコレクタ
   電極数シ出し層を形成すべき部分およびエミツタ層を形
   成すべき部分の上の上記シリコン酸化膜を除去する第５
   の工程、この工程後シリコン膜を形成し第１伝導形の不
   純物を高濃度にイオン注入した後、アニーリングを施し
   て上記コレクタ電極取り出し層を形成すべき部分および
   上記エミツタ層を形成すべき部分に第１伝ａ１＝形り小
   ボＨ吻ｒシリコン膜から基板ベース層内に拡散させてエ
   ミツタ層およびコレクタ電極取り出し層を形成する第６
   の工程、上記シリコン膜がエミツタ層およびコレクタ電
   極取り出し層をおおいかくず部分を除いて選択的に除去
   する第７の工程、上記シリコン膜の一部を含めて選択的
   に上記ベース層上およびシリコン膜上の酸化膜を除去す
   る第８の工程、上記ベース電極数シ出し領域、エミツタ
   層の上のシリコン膜、コレクタ電極取り出し層の上のシ
   リコン膜および上記ベース層上のシリコン膜の上に金属
   シリサイド膜を形成する第９の工程、並びに上記分離領
   域の上および上記分離領域で囲まれ上記各工程を経た領
   域上に保護膜を形成しそれぞれこの保護膜に設けた開孔
   を通して上記シリコン膜上位置にペース電極、エミツタ
   層上位置にエミンタ電極およびコレクタ電極数シ出し層
   上位置にコレクタ電極を形成する第１０の工程を備えた
   ことを特徴とする半導体装置の製造方法。
2. （２）シリコン膜に多結晶シリコン膜を用い、第３の工
   程では、多結晶シリコン膜を全上面に形成し第２伝導形
   の不純物を導入後バターニングを施してベース層上の一
   部からこれに接する分離領域の上にわたって残すことを
   特徴とする特許請求の範囲第１項記載の半導体装置の製
   造方法。