JPH0536901A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- H01L21/8248—Combination of bipolar and field-effect technology
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Abstract
(57)【要約】
【目的】 寄生効果の無い容量素子を簡素化した工程で
組み込むこと。 【構成】 エピタキシャル層（１４）の表面ＬＯＣＯＳ
酸化膜（１７）を形成し、ゲート電極（２０）と同時に
ＬＯＣＯＳ酸化膜（１７）上に下部電極（２２）を形成
する。各素子の拡散領域を形成した後、ＢＰＳＧ膜（２
９）で覆い、コンタクトホール（３０）と容量素子（２
１）の開孔（３１）を同時形成する。全面にＳｉＮを堆
積した後、誘電体薄膜（３４）を形成するホトエッチン
グでコンタクトホール（３０）内のＳｉＮを除去する。
Ａｌ電極配線で上部電極（３６）を形成する。
組み込むこと。 【構成】 エピタキシャル層（１４）の表面ＬＯＣＯＳ
酸化膜（１７）を形成し、ゲート電極（２０）と同時に
ＬＯＣＯＳ酸化膜（１７）上に下部電極（２２）を形成
する。各素子の拡散領域を形成した後、ＢＰＳＧ膜（２
９）で覆い、コンタクトホール（３０）と容量素子（２
１）の開孔（３１）を同時形成する。全面にＳｉＮを堆
積した後、誘電体薄膜（３４）を形成するホトエッチン
グでコンタクトホール（３０）内のＳｉＮを除去する。
Ａｌ電極配線で上部電極（３６）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は容量素子を組み込んだ半
導体集積回路の製造方法に関する。
導体集積回路の製造方法に関する。
【０００２】
【従来の技術】集積回路に組み込まれる容量素子は、Ｐ
Ｎ接合を用いた接合容量と、誘電体を利用した所謂ＭＯ
Ｓ容量とに大別され、後者の方が単位面積当りの容量値
を大にできる利点を有する。図８は例えば特開昭５９−
２８３６８号公報に記載されたＭＯＳ容量を示し、
（１）はＰ型半導体基板、（２）はＮ型エピタキシャル
層、（３）は基板（１）表面に埋め込まれたＮ+型埋込
層、（４）はエピタキシャル層（２）を貫通したＰ+型
分離領域、（５）は分離領域（４）により島状に分離さ
れた島領域、（６）は島領域（５）表面に形成したＮ+
型第１領域、（７）は島領域（５）表面を被覆する酸化
膜、（８）は第１領域（６）とオーミックコンタクトす
る第１電極、（９）は第１領域（６）の上に設けた第２
電極である。第１領域（６）と第２電極（９）の間には
誘電体膜（１０）が設けられ、これは酸化膜（７）を一
旦完全に除去してから新たに形成した厚さが１０００〜
２０００Åの他よりも非常に薄い酸化膜（７）である。
そして第１領域（６）と第２電極（９）との間に形成さ
れる容量をＭＯＳ容量として用いる。
Ｎ接合を用いた接合容量と、誘電体を利用した所謂ＭＯ
Ｓ容量とに大別され、後者の方が単位面積当りの容量値
を大にできる利点を有する。図８は例えば特開昭５９−
２８３６８号公報に記載されたＭＯＳ容量を示し、
（１）はＰ型半導体基板、（２）はＮ型エピタキシャル
層、（３）は基板（１）表面に埋め込まれたＮ+型埋込
層、（４）はエピタキシャル層（２）を貫通したＰ+型
分離領域、（５）は分離領域（４）により島状に分離さ
れた島領域、（６）は島領域（５）表面に形成したＮ+
型第１領域、（７）は島領域（５）表面を被覆する酸化
膜、（８）は第１領域（６）とオーミックコンタクトす
る第１電極、（９）は第１領域（６）の上に設けた第２
電極である。第１領域（６）と第２電極（９）の間には
誘電体膜（１０）が設けられ、これは酸化膜（７）を一
旦完全に除去してから新たに形成した厚さが１０００〜
２０００Åの他よりも非常に薄い酸化膜（７）である。
そして第１領域（６）と第２電極（９）との間に形成さ
れる容量をＭＯＳ容量として用いる。
【０００３】一方、近年のプロセス技術の発達により、
バイポーラ素子とＭＯＳ素子とを混在化したＢｉ−ＣＭ
ＯＳ技術が注目されており、前記Ｂｉ−ＣＭＯＳ集積回
路にも容量素子を組み込むことが当然に望まれる。
バイポーラ素子とＭＯＳ素子とを混在化したＢｉ−ＣＭ
ＯＳ技術が注目されており、前記Ｂｉ−ＣＭＯＳ集積回
路にも容量素子を組み込むことが当然に望まれる。
【０００４】
【発明が解決しようとする課題】本発明は、上述したよ
うにＢｉ−ＣＭＯＳ集積回路に組み込むのに好適な容量
素子の製造方法を提供するものである。
うにＢｉ−ＣＭＯＳ集積回路に組み込むのに好適な容量
素子の製造方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、ＬＯＣＯＳ酸化膜（１７）
上にゲート電極材料で下部電極（２２）を形成する工程
と、表面をＢＰＳＧ膜（２９）で被覆する工程と、ＢＰ
ＳＧ膜（２９）に素子間接続用のコンタクトホール（３
０）と容量形成用の開孔（３１）とを同時形成する工程
と、全面に誘電体薄膜（３４）の材料を堆積する工程
と、前記開孔（３１）部分を被覆するレジストマスク
（３３）を形成する工程と、前記開孔（３１）を被覆し
ている誘電体薄膜（３４）を残すように、ＢＰＳＧ膜
（２９）上とコンタクトホール（３０）内に堆積した誘
電体薄膜（３４）を除去する工程と、電極配線材料で下
部電極取り出し電極（３７）及び上部電極（３６）を形
成する工程とを具備するものである。
課題に鑑み成されたもので、ＬＯＣＯＳ酸化膜（１７）
上にゲート電極材料で下部電極（２２）を形成する工程
と、表面をＢＰＳＧ膜（２９）で被覆する工程と、ＢＰ
ＳＧ膜（２９）に素子間接続用のコンタクトホール（３
０）と容量形成用の開孔（３１）とを同時形成する工程
と、全面に誘電体薄膜（３４）の材料を堆積する工程
と、前記開孔（３１）部分を被覆するレジストマスク
（３３）を形成する工程と、前記開孔（３１）を被覆し
ている誘電体薄膜（３４）を残すように、ＢＰＳＧ膜
（２９）上とコンタクトホール（３０）内に堆積した誘
電体薄膜（３４）を除去する工程と、電極配線材料で下
部電極取り出し電極（３７）及び上部電極（３６）を形
成する工程とを具備するものである。
【０００６】
【作用】本発明によれば、１回のホトエッチでコンタク
トホール（３０）と容量素子（２１）の開孔（３１）と
を形成し、容量素子（２１）部の誘電体薄膜（３４）を
パターニングすると同時にコンタクトホール（３０）内
に堆積した誘電体薄膜（３４）材料を除去する。そのた
め、ＢＰＳＧ膜（２９）のホトエッチングも誘電体薄膜
（３４）のホトエッチングも夫々１回で済ませることが
できる。
トホール（３０）と容量素子（２１）の開孔（３１）と
を形成し、容量素子（２１）部の誘電体薄膜（３４）を
パターニングすると同時にコンタクトホール（３０）内
に堆積した誘電体薄膜（３４）材料を除去する。そのた
め、ＢＰＳＧ膜（２９）のホトエッチングも誘電体薄膜
（３４）のホトエッチングも夫々１回で済ませることが
できる。
【０００７】
【実施例】以下に本発明の製造方法を図面に従って詳細
に説明する。先ずＰ型シリコン半導体基板（１１）の表
面にＮ+型埋め込み層（１２）、Ｐ+型分離領域（１３）
の下側部分、その他必要な領域を形成し、基板（１１）
上にＮ型エピタキシャル層（１４）を形成する。そし
て、エピタキシャル層（１４）表面からＰ型不純物を拡
散して島領域（１５）を形成するための分離領域（１
６）を形成し、さらにエピタキシャル層（１４）表面を
選択酸化して膜厚０．８〜１．０μのＬＯＣＯＳ酸化膜
（１７）を形成して図１の構造を得る。
に説明する。先ずＰ型シリコン半導体基板（１１）の表
面にＮ+型埋め込み層（１２）、Ｐ+型分離領域（１３）
の下側部分、その他必要な領域を形成し、基板（１１）
上にＮ型エピタキシャル層（１４）を形成する。そし
て、エピタキシャル層（１４）表面からＰ型不純物を拡
散して島領域（１５）を形成するための分離領域（１
６）を形成し、さらにエピタキシャル層（１４）表面を
選択酸化して膜厚０．８〜１．０μのＬＯＣＯＳ酸化膜
（１７）を形成して図１の構造を得る。
【０００８】ゲート酸化膜（１８）となる膜厚５００〜
８００Åのシリコン酸化膜を熱酸化で形成し、全面に膜
厚０．４〜０．８μのノンドープポリシリコンを堆積す
る。堆積したポリシリコンに不純物（リン）をドープし
て導電性を与え、さらにポリシリコンをホトエッチング
でパターニングし、ＬＯＣＯＳ酸化膜（１７）で囲まれ
たゲート酸化膜（１８）上にＭＯＳトランジスタ（１
９）のゲート電極（２０）を、ＬＯＣＯＳ酸化膜（１
７）上には容量素子（２１）の下部電極（２２）を形成
する（図２）。
８００Åのシリコン酸化膜を熱酸化で形成し、全面に膜
厚０．４〜０．８μのノンドープポリシリコンを堆積す
る。堆積したポリシリコンに不純物（リン）をドープし
て導電性を与え、さらにポリシリコンをホトエッチング
でパターニングし、ＬＯＣＯＳ酸化膜（１７）で囲まれ
たゲート酸化膜（１８）上にＭＯＳトランジスタ（１
９）のゲート電極（２０）を、ＬＯＣＯＳ酸化膜（１
７）上には容量素子（２１）の下部電極（２２）を形成
する（図２）。
【０００９】ホトレジストによる選択マスクの形成と不
純物のイオン注入とを複数回繰り返して、ＮＰＮトラン
ジスタ（２３）等のバイポーラ素子の拡散領域、および
ＭＯＳ素子の拡散領域を全て形成する（図３）。ＮＰＮ
トランジスタ（２３）は、Ｐ型のベース領域（２４）、
Ｎ+型のエミッタ領域（２５）、Ｐ+型のベースコンタク
ト領域（２６）、およびＮ+型コレクタコンタクト領域
（２７）から成り、ＰｃｈＭＯＳトランジスタ（１９）
は、先に形成したゲート電極（２０）、およびゲート電
極（２０）の両脇に形成したＰ+型ソース・ドレイン領
域（２８）から成る。ＰｃｈＭＯＳトランジスタ（１
９）のソース・ドレイン領域（２８）がＮＰＮトランジ
スタ（２３）のベースコンタクト領域（２６）と、図示
せぬＮｃｈＭＯＳトランジスタのソース・ドレイン領域
がＮＰＮトランジスタ（２３）のエミッタ領域（２５）
と夫々共用である。
純物のイオン注入とを複数回繰り返して、ＮＰＮトラン
ジスタ（２３）等のバイポーラ素子の拡散領域、および
ＭＯＳ素子の拡散領域を全て形成する（図３）。ＮＰＮ
トランジスタ（２３）は、Ｐ型のベース領域（２４）、
Ｎ+型のエミッタ領域（２５）、Ｐ+型のベースコンタク
ト領域（２６）、およびＮ+型コレクタコンタクト領域
（２７）から成り、ＰｃｈＭＯＳトランジスタ（１９）
は、先に形成したゲート電極（２０）、およびゲート電
極（２０）の両脇に形成したＰ+型ソース・ドレイン領
域（２８）から成る。ＰｃｈＭＯＳトランジスタ（１
９）のソース・ドレイン領域（２８）がＮＰＮトランジ
スタ（２３）のベースコンタクト領域（２６）と、図示
せぬＮｃｈＭＯＳトランジスタのソース・ドレイン領域
がＮＰＮトランジスタ（２３）のエミッタ領域（２５）
と夫々共用である。
【００１０】ＬＰＣＶＤ法等により、全面に膜厚１．０
〜２．０μのＢＰＳＧ（ボロン・リン・シリケート・グ
ラス）膜（２９）を堆積し、異方性又は異方性＋等方性
エッチングによってコンタクトホール（３０）と開孔
（３１）を形成する（図４）。コンタクトホール（３
０）は、バイポーラ素子やＭＯＳ素子の各拡散領域の表
面とＭＯＳトランジスタ（１９）のゲート電極（２０）
の表面、および下部電極（２２）の取り出しの為にその
表面を露出し、開孔（３１）はＭＯＳ容量を形成する為
に下部電極（２２）表面の面積の大部分を露出する。
〜２．０μのＢＰＳＧ（ボロン・リン・シリケート・グ
ラス）膜（２９）を堆積し、異方性又は異方性＋等方性
エッチングによってコンタクトホール（３０）と開孔
（３１）を形成する（図４）。コンタクトホール（３
０）は、バイポーラ素子やＭＯＳ素子の各拡散領域の表
面とＭＯＳトランジスタ（１９）のゲート電極（２０）
の表面、および下部電極（２２）の取り出しの為にその
表面を露出し、開孔（３１）はＭＯＳ容量を形成する為
に下部電極（２２）表面の面積の大部分を露出する。
【００１１】ＬＰＣＶＤ法等により、全面に膜厚１００
〜３００Åのシリコン窒化膜（３２）を堆積する（図
５）。堆積したシリコン窒化膜（３２）のうち、容量素
子（２１）の開孔（３１）を被覆する部分の上にレジス
トマスク（３３）を形成し、例えばＣＦ4＋Ｏ2雰囲気に
よる異方性ドライエッチング手法でシリコン窒化膜（３
２）を除去し開孔（３１）部に容量素子（２１）の誘電
体薄膜（３４）を形成する（図６）。本工程はコンタク
トホール（３０）の開孔を兼ねており、上記ホトエッチ
ングでコンタクトホール（３０）内に堆積していたシリ
コン窒化膜（３２）を除去して電極形成に備える。上記
エッチングを異方性で行ったため、容量素子（２１）の
コンタクトホール（３０）部で図示したように、全ての
コンタクトホール（３０）の側壁にはシリコン窒化膜
（３２）が残留する。
〜３００Åのシリコン窒化膜（３２）を堆積する（図
５）。堆積したシリコン窒化膜（３２）のうち、容量素
子（２１）の開孔（３１）を被覆する部分の上にレジス
トマスク（３３）を形成し、例えばＣＦ4＋Ｏ2雰囲気に
よる異方性ドライエッチング手法でシリコン窒化膜（３
２）を除去し開孔（３１）部に容量素子（２１）の誘電
体薄膜（３４）を形成する（図６）。本工程はコンタク
トホール（３０）の開孔を兼ねており、上記ホトエッチ
ングでコンタクトホール（３０）内に堆積していたシリ
コン窒化膜（３２）を除去して電極形成に備える。上記
エッチングを異方性で行ったため、容量素子（２１）の
コンタクトホール（３０）部で図示したように、全ての
コンタクトホール（３０）の側壁にはシリコン窒化膜
（３２）が残留する。
【００１２】全面にＡｌ又はＡｌ−Ｓｉを堆積し、これ
をホトエッチングすることで各デバイスの電極配線（３
５）と容量素子（２１）の上部電極（３６）、および下
部電極取り出し電極（３７）を形成する（図７）。以上
に説明した本実施例によれば、先ず構造的な特徴とし
て、誘電体薄膜（３４）を挾む対向電極に多層配線材料
（Ｐｏｌｙ−ＳｉおよびＡｌ）を利用しているので、直
列抵抗を低減し容量素子（２１）の特性改善ができる
他、容量素子（２１）をＬＯＣＯＳ酸化膜（１７）上に
配置したので、基板（１１）への漏れ電流が全く無く、
集積回路特有の寄生効果を完全に防止できる。
をホトエッチングすることで各デバイスの電極配線（３
５）と容量素子（２１）の上部電極（３６）、および下
部電極取り出し電極（３７）を形成する（図７）。以上
に説明した本実施例によれば、先ず構造的な特徴とし
て、誘電体薄膜（３４）を挾む対向電極に多層配線材料
（Ｐｏｌｙ−ＳｉおよびＡｌ）を利用しているので、直
列抵抗を低減し容量素子（２１）の特性改善ができる
他、容量素子（２１）をＬＯＣＯＳ酸化膜（１７）上に
配置したので、基板（１１）への漏れ電流が全く無く、
集積回路特有の寄生効果を完全に防止できる。
【００１３】製法的な特徴として、ＮＰＮトランジスタ
（２３）やＭＯＳトランジスタ（１９）等、他のデバイ
スを形成し表面絶縁膜としてのＢＰＳＧ膜（２９）を形
成した後に誘電体薄膜（３４）の形成を行うので、容量
素子（２１）を組み込む組み込まないに係わらず、他の
デバイスの製造条件を異なる機種で共通にでき、容量素
子（２１）の形成工程を完全なオプション工程にするこ
とができる。
（２３）やＭＯＳトランジスタ（１９）等、他のデバイ
スを形成し表面絶縁膜としてのＢＰＳＧ膜（２９）を形
成した後に誘電体薄膜（３４）の形成を行うので、容量
素子（２１）を組み込む組み込まないに係わらず、他の
デバイスの製造条件を異なる機種で共通にでき、容量素
子（２１）の形成工程を完全なオプション工程にするこ
とができる。
【００１４】また、コンタクトホール（３０）形成と容
量素子（２１）の開孔（３１）の形成を同時に行い、誘
電体薄膜（３４）のホトエッチングでコンタクトホール
（３０）に堆積したシリコン窒化膜（３２）を除去する
ので、マスク数増大が最小限で済み工程を簡素化できる
利点を有する。さらに、ＢＰＳＧ膜（２９）を平坦化技
術に応用する場合は、誘電体薄膜（３４）のホトエッチ
ング終了後にＢＰＳＧ膜（２９）のリフローを行えば、
コンタクトホール（３０）の側壁に残留させたシリコン
窒化膜（３２）がコンタクトホール（３０）形状のダレ
を防止する役割を果すので、平坦化技術を利用しても微
細化したコンタクトホール（３０）が得られる。
量素子（２１）の開孔（３１）の形成を同時に行い、誘
電体薄膜（３４）のホトエッチングでコンタクトホール
（３０）に堆積したシリコン窒化膜（３２）を除去する
ので、マスク数増大が最小限で済み工程を簡素化できる
利点を有する。さらに、ＢＰＳＧ膜（２９）を平坦化技
術に応用する場合は、誘電体薄膜（３４）のホトエッチ
ング終了後にＢＰＳＧ膜（２９）のリフローを行えば、
コンタクトホール（３０）の側壁に残留させたシリコン
窒化膜（３２）がコンタクトホール（３０）形状のダレ
を防止する役割を果すので、平坦化技術を利用しても微
細化したコンタクトホール（３０）が得られる。
【００１５】
【発明の効果】以上に説明した通り、本発明によれば、
ゲート電極（２０）材料と電極配線（３５）材料を利用
して容量素子（２１）を形成するので、容量素子（２
１）を簡単に、しかも完全なオプションデバイスとして
組み込むことができる利点を有する。
ゲート電極（２０）材料と電極配線（３５）材料を利用
して容量素子（２１）を形成するので、容量素子（２
１）を簡単に、しかも完全なオプションデバイスとして
組み込むことができる利点を有する。
【００１６】さらに、コンタクトホール（３０）の形成
と容量素子（２１）の開孔（３１）の形成と同時に行
い、誘電体薄膜（３４）のパターニングでコンタクトホ
ール（３０）のコンタクト面の露出を行うので、工程を
共用、簡素化できる利点をも有する。さらにまた、誘電
体薄膜（３４）の表面がエッチング雰囲気に一切暴され
ないので、誘電体薄膜（３４）の膜厚の変動がなく、そ
のコントロールが容易である利点を有する。
と容量素子（２１）の開孔（３１）の形成と同時に行
い、誘電体薄膜（３４）のパターニングでコンタクトホ
ール（３０）のコンタクト面の露出を行うので、工程を
共用、簡素化できる利点をも有する。さらにまた、誘電
体薄膜（３４）の表面がエッチング雰囲気に一切暴され
ないので、誘電体薄膜（３４）の膜厚の変動がなく、そ
のコントロールが容易である利点を有する。
【図１】本発明を説明するための第１の断面図である。
【図２】本発明を説明するための第２の断面図である。
【図３】本発明を説明するための第３の断面図である。
【図４】本発明を説明するための第４の断面図である。
【図５】本発明を説明するための第５の断面図である。
【図６】本発明を説明するための第６の断面図である。
【図７】本発明を説明するための第７の断面図である。
【図８】従来例を説明するための断面図である。
Claims (3)
- 【請求項１】 素子分離用のＬＯＣＯＳ酸化膜を形成す
る工程と、 前記ＬＯＣＯＳ酸化膜で囲まれた素子領域にゲート電極
を形成し、且つ前記ＬＯＣＯＳ酸化膜の上に容量素子の
下部電極を形成する工程と、 前記ゲート電極と下部電極の上を被覆する酸化膜を形成
する工程と、 前記酸化膜に、各素子の拡散領域の表面と前記下部電極
の表面を露出するコンタクトホールを形成し、同時に前
記下部電極表面の大部分を露出する開孔を形成する工程
と、 全面に誘電体薄膜を堆積する工程と、 前記下部電極の開孔を被覆する誘電体薄膜上にレジスト
パターンを形成し、前記コンタクトホール内の底に堆積
された誘電体薄膜を除去するように前記誘電体薄膜を除
去する工程と、 全面に電極材料を被覆する工程と、 前記電極材料をパターニングして、前記誘電体薄膜を被
覆する上部電極、前記コンタクトホールを介して前記下
部電極にコンタクトする下部電極取り出し電極、および
前記各拡散領域にコンタクトする電極とを形成する工程
と、を具備することを特徴とする半導体集積回路の製造
方法。 - 【請求項２】 前記誘電体薄膜がシリコン窒化膜である
ことを特徴とする請求項１記載の半導体集積回路の製造
方法。 - 【請求項３】 前記酸化膜はＢＰＳＧ膜であることを特
徴とする請求項１記載の半導体集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188859A JP2630874B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路の製造方法 |
| KR1019920013484A KR0152098B1 (ko) | 1991-07-29 | 1992-07-28 | 반도체 집적 회로의 제조 방법 |
| US07/922,065 US5395782A (en) | 1991-07-29 | 1992-07-29 | Process for fabricating a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188859A JP2630874B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536901A true JPH0536901A (ja) | 1993-02-12 |
| JP2630874B2 JP2630874B2 (ja) | 1997-07-16 |
Family
ID=16231111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188859A Expired - Lifetime JP2630874B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5395782A (ja) |
| JP (1) | JP2630874B2 (ja) |
| KR (1) | KR0152098B1 (ja) |
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|---|---|---|---|---|
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| CN1052341C (zh) * | 1993-03-26 | 2000-05-10 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| JPH08139273A (ja) * | 1994-11-14 | 1996-05-31 | Sony Corp | 半導体集積回路および半導体装置 |
| KR0167274B1 (ko) * | 1995-12-07 | 1998-12-15 | 문정환 | 씨모스 아날로그 반도체장치와 그 제조방법 |
| JP3326088B2 (ja) * | 1996-03-14 | 2002-09-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR2757683B1 (fr) * | 1996-12-20 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire et capacite |
| US6124199A (en) | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6440811B1 (en) * | 2000-12-21 | 2002-08-27 | International Business Machines Corporation | Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846666A (ja) * | 1981-09-14 | 1983-03-18 | Seiko Epson Corp | 半導体装置の製造方法 |
| US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| NL8701357A (nl) * | 1987-06-11 | 1989-01-02 | Philips Nv | Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. |
| CA2010742A1 (en) * | 1989-03-03 | 1990-09-03 | Kenji Koga | Azacyclooctadiene compound and pharmaceutical use |
-
1991
- 1991-07-29 JP JP3188859A patent/JP2630874B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-28 KR KR1019920013484A patent/KR0152098B1/ko not_active IP Right Cessation
- 1992-07-29 US US07/922,065 patent/US5395782A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0152098B1 (ko) | 1998-10-01 |
| KR930003368A (ko) | 1993-02-24 |
| US5395782A (en) | 1995-03-07 |
| JP2630874B2 (ja) | 1997-07-16 |
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