JP3504695B2 - Ｓｏｉ上にバイポーラ接合トランジスタおよびｍｏｓトランジスタを製造する方法 - Google Patents
Ｓｏｉ上にバイポーラ接合トランジスタおよびｍｏｓトランジスタを製造する方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明は、一般に、半導体構造に
関し、さらに詳しくは、相補型バイポーラ装置とＣＭＯ
Ｓ装置の両方を有するＳＯＩ(silicon on insulator)半
導体構造に関する。
関し、さらに詳しくは、相補型バイポーラ装置とＣＭＯ
Ｓ装置の両方を有するＳＯＩ(silicon on insulator)半
導体構造に関する。
【０００２】
【従来の技術】集積回路製造の基本条件に、集積回路を
構成するさまざまな素子間で絶縁を施すことがある。バ
イポーラ接合トランジスタとＭＯＳトランジスタとをモ
ノリシックに集積する場合に、絶縁はとくに重要であ
る。ｐｎ接合絶縁などの方法ではなく、二酸化シリコン
などの高品位な絶縁材料を利用することによって、優れ
た絶縁が得られることが長い間認められてきた。具体的
には、薄膜ＳＯＩ(thin film silicon on insulator)を
利用する絶縁方法は、容量結合が小さいこと、ＣＭＯＳ
ラッチアップ(latch-up)がないこと、および製造方法が
より簡単であるというさらなる利点を提供している。
構成するさまざまな素子間で絶縁を施すことがある。バ
イポーラ接合トランジスタとＭＯＳトランジスタとをモ
ノリシックに集積する場合に、絶縁はとくに重要であ
る。ｐｎ接合絶縁などの方法ではなく、二酸化シリコン
などの高品位な絶縁材料を利用することによって、優れ
た絶縁が得られることが長い間認められてきた。具体的
には、薄膜ＳＯＩ(thin film silicon on insulator)を
利用する絶縁方法は、容量結合が小さいこと、ＣＭＯＳ
ラッチアップ(latch-up)がないこと、および製造方法が
より簡単であるというさらなる利点を提供している。
【０００３】従来技術では、垂直方位の構造を利用し
て、バルク・シリコンにバイポーラ・トランジスタを製
造するさまざまな方法がある。垂直構造はバルク・シリ
コンには適しているが、超薄膜で製造することは困難で
ある。さらに、このような構造は薄膜ＳＯＩの低寄生電
位を有効に活用できない。ＳＯＩ基板上に水平バイポー
ラ・トランジスタを製造する方法は、1991 VLSI sympos
ium technical digestのページ５３〜５４に記載されて
いるN. Higaki et al.による論文"A Thin-Base Lateral
Bipolar Transistor Fabricated on Bonded SOI" にお
いて説明されており、これは参考として本明細書に含ま
れる。この方法は、ＳＯＩ基板上にバイポーラ・トラン
ジスタを製造することを可能にするが、この製造方法は
ベース構造のいずれか一端にのみに電気コンタクトが設
けられた長くて薄いベース領域を作る。それによって生
じる高ベース抵抗によって装置の性能が低下し、実現可
能な帯域幅，雑音およびスイッチング速度が低下する。
ＳＯＩ基板上に水平バイポーラ・トランジスタを製造す
る別の方法は、G.G. Shahidi et al. による論文"A NOV
EL HIGH-PERFORMANCE LATERAL BIPOLAR ON SOI", 1991
IEDM, PP 26-1.1-26-1.4において説明されている。この
方法はベース抵抗の問題に対処しているが、ベース開口
部の一方側にのみ多結晶シリコン・スペーサを形成する
ため複雑な追加工程を必要とする。
て、バルク・シリコンにバイポーラ・トランジスタを製
造するさまざまな方法がある。垂直構造はバルク・シリ
コンには適しているが、超薄膜で製造することは困難で
ある。さらに、このような構造は薄膜ＳＯＩの低寄生電
位を有効に活用できない。ＳＯＩ基板上に水平バイポー
ラ・トランジスタを製造する方法は、1991 VLSI sympos
ium technical digestのページ５３〜５４に記載されて
いるN. Higaki et al.による論文"A Thin-Base Lateral
Bipolar Transistor Fabricated on Bonded SOI" にお
いて説明されており、これは参考として本明細書に含ま
れる。この方法は、ＳＯＩ基板上にバイポーラ・トラン
ジスタを製造することを可能にするが、この製造方法は
ベース構造のいずれか一端にのみに電気コンタクトが設
けられた長くて薄いベース領域を作る。それによって生
じる高ベース抵抗によって装置の性能が低下し、実現可
能な帯域幅，雑音およびスイッチング速度が低下する。
ＳＯＩ基板上に水平バイポーラ・トランジスタを製造す
る別の方法は、G.G. Shahidi et al. による論文"A NOV
EL HIGH-PERFORMANCE LATERAL BIPOLAR ON SOI", 1991
IEDM, PP 26-1.1-26-1.4において説明されている。この
方法はベース抵抗の問題に対処しているが、ベース開口
部の一方側にのみ多結晶シリコン・スペーサを形成する
ため複雑な追加工程を必要とする。
【０００４】
【発明が解決しようとする課題】従って、素子間の横方
向の絶縁をはるかに簡単に行なうことのできる薄膜ＳＯ
Ｉ方法を利用して、相補型バイポーラ・トランジスタと
ＣＭＯＳ（ＢｉＣＭＯＳ）装置の両方を製造する方法を
設けることは有利である。この方法は、寄生効果、特
に、ベース抵抗を最小限に抑えるため、水平装置構造を
利用する。理想的には、この方法は最小限のマスク段階
を用いて、自己整合型(self-aligned)トランジスタを製
造し、相補型バイポーラ装置とＣＭＯＳ装置の両方の製
造を一つの製造工程に統合し、一つの装置タイプに対し
て最小限の専用追加工程しか必要としない。
向の絶縁をはるかに簡単に行なうことのできる薄膜ＳＯ
Ｉ方法を利用して、相補型バイポーラ・トランジスタと
ＣＭＯＳ（ＢｉＣＭＯＳ）装置の両方を製造する方法を
設けることは有利である。この方法は、寄生効果、特
に、ベース抵抗を最小限に抑えるため、水平装置構造を
利用する。理想的には、この方法は最小限のマスク段階
を用いて、自己整合型(self-aligned)トランジスタを製
造し、相補型バイポーラ装置とＣＭＯＳ装置の両方の製
造を一つの製造工程に統合し、一つの装置タイプに対し
て最小限の専用追加工程しか必要としない。
【０００５】
【課題を解決するための手段】本発明は、薄膜ＳＯＩ基
板上にバイポーラ接合トランジスタとＭＯＳトランジス
タとを製造する方法を提供する。この方法は、第１シリ
コン層と第２シリコン層との間にはさまれた酸化絶縁層
を有する３層構造からなるＳＯＩ基板を設けることから
なる。第１シリコン層は、バイポーラ接合トランジスタ
領域およびＭＯＳトランジスタ領域を含む複数のトラン
ジスタ領域に分離される。ドーピング領域はＭＯＳトラ
ンジスタ領域に形成される。ゲート酸化物は、ＭＯＳト
ランジスタ領域の第１シリコン層上に形成される。導電
層は、バイポーラ接合トランジスタ領域およびＭＯＳト
ランジスタ領域上に被着される。バイポーラ接合トラン
ジスタ領域における非活性ベース領域と、ＭＯＳトラン
ジスタ領域におけるゲート領域はドーピングされる。エ
ミッタ開口部が形成され、次にこのエミッタ開口部の側
壁に沿って半導体スペーサが形成され、この半導体スペ
ーサは活性ベース領域と非活性ベース領域との間のリン
クとして機能する。ソース領域およびドレーン領域はＭ
ＯＳトランジスタ領域に形成され、コレクタ・コンタク
ト領域はバイポーラ・トランジスタ領域に形成される。
誘電スペーサは、コレクタ・コンタクト領域のエッジ部
と、第１ゲート領域のエッジ部と，第２ゲート領域のエ
ッジ部と、活性領域と非活性領域との間のリンクとして
機能する半導体スペーサ上とに形成される。電気コンタ
クトは、ＭＯＳトランジスタ領域のソース，ドレーンお
よびゲート領域に形成され、バイポーラ接合トランジス
タ領域の非活性ベース，コレクタおよびエミッタ領域に
形成される。
板上にバイポーラ接合トランジスタとＭＯＳトランジス
タとを製造する方法を提供する。この方法は、第１シリ
コン層と第２シリコン層との間にはさまれた酸化絶縁層
を有する３層構造からなるＳＯＩ基板を設けることから
なる。第１シリコン層は、バイポーラ接合トランジスタ
領域およびＭＯＳトランジスタ領域を含む複数のトラン
ジスタ領域に分離される。ドーピング領域はＭＯＳトラ
ンジスタ領域に形成される。ゲート酸化物は、ＭＯＳト
ランジスタ領域の第１シリコン層上に形成される。導電
層は、バイポーラ接合トランジスタ領域およびＭＯＳト
ランジスタ領域上に被着される。バイポーラ接合トラン
ジスタ領域における非活性ベース領域と、ＭＯＳトラン
ジスタ領域におけるゲート領域はドーピングされる。エ
ミッタ開口部が形成され、次にこのエミッタ開口部の側
壁に沿って半導体スペーサが形成され、この半導体スペ
ーサは活性ベース領域と非活性ベース領域との間のリン
クとして機能する。ソース領域およびドレーン領域はＭ
ＯＳトランジスタ領域に形成され、コレクタ・コンタク
ト領域はバイポーラ・トランジスタ領域に形成される。
誘電スペーサは、コレクタ・コンタクト領域のエッジ部
と、第１ゲート領域のエッジ部と，第２ゲート領域のエ
ッジ部と、活性領域と非活性領域との間のリンクとして
機能する半導体スペーサ上とに形成される。電気コンタ
クトは、ＭＯＳトランジスタ領域のソース，ドレーンお
よびゲート領域に形成され、バイポーラ接合トランジス
タ領域の非活性ベース，コレクタおよびエミッタ領域に
形成される。
【０００６】
【実施例】図１〜図１２は、さまざまな処理段階におけ
る本発明を具現する半導体構造の一部の拡大断面図を示
す。明確にするため、これらの断面図はウェーハの４つ
の部分を示し、本発明に従って製造される抵抗，ＭＯＳ
コンデンサ，バイポーラ接合トランジスタおよび一対の
ＭＯＳトランジスタを示す。適切なＮ型およびＰ型ドー
ピングと共に図示の工程を利用することにより、相補型
ＮＰＮおよびＰＮＰバイポーラ接合トランジスタの両方
を製造することができる。さらに、ｐチャンネルおよび
ｎチャンネルＭＯＳトランジスタを製造するＣＭＯＳ工
程について説明する。
る本発明を具現する半導体構造の一部の拡大断面図を示
す。明確にするため、これらの断面図はウェーハの４つ
の部分を示し、本発明に従って製造される抵抗，ＭＯＳ
コンデンサ，バイポーラ接合トランジスタおよび一対の
ＭＯＳトランジスタを示す。適切なＮ型およびＰ型ドー
ピングと共に図示の工程を利用することにより、相補型
ＮＰＮおよびＰＮＰバイポーラ接合トランジスタの両方
を製造することができる。さらに、ｐチャンネルおよび
ｎチャンネルＭＯＳトランジスタを製造するＣＭＯＳ工
程について説明する。
【０００７】図１は、３層構造を有する出発ウェーハ１
０の一部の拡大断面図を示し、この３層構造は半導体材
料の２つの層１２，１３の間にはさまれた絶縁層１１か
らなる。一つの実施例では、層１１は約０．１〜１マイ
クロメートル（μｍ）の厚さの二酸化シリコンであり、
層１２，１３は単結晶シリコンである。層１１は窒化物
でも、当技術分野で周知の適切な絶縁材料でもよい。半
導体層１３は約１０〜５００ナノメートル（ｍｎ）の厚
さを有する。半導体層１３は約２０ｎｍの厚さを有する
単結晶シリコンの薄膜であることが好ましい。従って、
出発ウェーハ１０はＳＯＩ(silicon on insulator)ウェ
ーハである。
０の一部の拡大断面図を示し、この３層構造は半導体材
料の２つの層１２，１３の間にはさまれた絶縁層１１か
らなる。一つの実施例では、層１１は約０．１〜１マイ
クロメートル（μｍ）の厚さの二酸化シリコンであり、
層１２，１３は単結晶シリコンである。層１１は窒化物
でも、当技術分野で周知の適切な絶縁材料でもよい。半
導体層１３は約１０〜５００ナノメートル（ｍｎ）の厚
さを有する。半導体層１３は約２０ｎｍの厚さを有する
単結晶シリコンの薄膜であることが好ましい。従って、
出発ウェーハ１０はＳＯＩ(silicon on insulator)ウェ
ーハである。
【０００８】ＳＯＩウェーハは、ボンディッド・ウェー
ハ(bonded wafer)法，ＳＩＭＯＸ法，ＳＯＳ(silicon o
n sapphire) 法などのいずれかによって作製できる。出
発ウェーハ１０は、絶縁層１１の下に配置されたハンド
ル・ウェーハ(handle wafer)１２を有するＳＯＩウェー
ハである。ハンドル・ウェーハ１２は、出発ウェーハの
支持としてのみ機能する。
ハ(bonded wafer)法，ＳＩＭＯＸ法，ＳＯＳ(silicon o
n sapphire) 法などのいずれかによって作製できる。出
発ウェーハ１０は、絶縁層１１の下に配置されたハンド
ル・ウェーハ(handle wafer)１２を有するＳＯＩウェー
ハである。ハンドル・ウェーハ１２は、出発ウェーハの
支持としてのみ機能する。
【０００９】図１において、誘電材料の第１層１６は半
導体層１３上に形成される。誘電材料の第１層１６は、
酸化物成長法または被着法によって形成される酸化物層
であることが好ましい。誘電材料の第２層１７は、酸化
物層１６上に形成される。誘電材料の第２層１７は、酸
化物層１６上に被着される窒化物層でもよい。層１６，
１７は、ウェーハ１０の上面上に延在する。酸化物層１
６は約４０ｎｍの厚さを有し、窒化物層１７は約１５０
ｎｍの厚さを有することが好ましい。一般に、酸化物層
１６および窒化物層１７はそれぞれＬＯＣＯＳパッド酸
化物１６およびＬＯＣＯＳ窒化物１７という。酸化物層
１６および窒化物層１７のような酸化物および窒化物層
を形成する方法は、当技術分野で周知である。
導体層１３上に形成される。誘電材料の第１層１６は、
酸化物成長法または被着法によって形成される酸化物層
であることが好ましい。誘電材料の第２層１７は、酸化
物層１６上に形成される。誘電材料の第２層１７は、酸
化物層１６上に被着される窒化物層でもよい。層１６，
１７は、ウェーハ１０の上面上に延在する。酸化物層１
６は約４０ｎｍの厚さを有し、窒化物層１７は約１５０
ｎｍの厚さを有することが好ましい。一般に、酸化物層
１６および窒化物層１７はそれぞれＬＯＣＯＳパッド酸
化物１６およびＬＯＣＯＳ窒化物１７という。酸化物層
１６および窒化物層１７のような酸化物および窒化物層
を形成する方法は、当技術分野で周知である。
【００１０】図２において、複数の絶縁構造２０が薄膜
１３に形成され、それにより複数の半導体島(islands)
または薄膜半導体領域を酸化物絶縁層１１上に形成す
る。複数の半導体島または薄膜半導体領域は、装置領域
として機能する。さらに、抵抗やコンデンサなどの受動
素子はこれらの複数の半導体島に形成することができ、
そのため能動素子は単結晶シリコンからなる。つまり、
複数の半導体島は、バイポーラ接合トランジスタ領域１
８，ＭＯＳトランジスタ領域１９，抵抗領域８０および
ＭＯＳコンデンサ領域８１として機能する。複数の薄膜
半導体領域を形成することは、バイポーラ接合トランジ
スタおよびＭＯＳトランジスタ領域を定めることを意味
する。ＢｉＣＭＯＳトランジスタの説明の便宜上、図２
に示す構造は、一つのバイポーラ接合トランジスタ領域
１８と、ｎチャンネルＭＯＳトランジスタ部１４とｐチ
ャンネルＭＯＳトランジスタ部１５とを有するＭＯＳト
ランジスタ領域１９とを示す。ｎチャンネルおよびｐチ
ャンネル部１４，１５は相俟って、相補型金属酸化物半
導体（ＣＭＯＳ）を形成する。２つ以上のバイポーラ接
合トランジスタ領域１８およびＭＯＳトランジスタ領域
１９を形成してもよく、またバイポーラ接合トランジス
タ領域１８にＮＰＮまたはＰＮＰバイポーラ接合トラン
ジスタを形成してもよいことが理解される。さらに、複
数の抵抗およびコンデンサ領域８０，８１もそれぞれ形
成してもよい。絶縁構造２０は、ＬＯＣＯＳ(local oxi
dation of silicon)法または他の周知のＳＯＩ絶縁方法
によって形成することができる。
１３に形成され、それにより複数の半導体島(islands)
または薄膜半導体領域を酸化物絶縁層１１上に形成す
る。複数の半導体島または薄膜半導体領域は、装置領域
として機能する。さらに、抵抗やコンデンサなどの受動
素子はこれらの複数の半導体島に形成することができ、
そのため能動素子は単結晶シリコンからなる。つまり、
複数の半導体島は、バイポーラ接合トランジスタ領域１
８，ＭＯＳトランジスタ領域１９，抵抗領域８０および
ＭＯＳコンデンサ領域８１として機能する。複数の薄膜
半導体領域を形成することは、バイポーラ接合トランジ
スタおよびＭＯＳトランジスタ領域を定めることを意味
する。ＢｉＣＭＯＳトランジスタの説明の便宜上、図２
に示す構造は、一つのバイポーラ接合トランジスタ領域
１８と、ｎチャンネルＭＯＳトランジスタ部１４とｐチ
ャンネルＭＯＳトランジスタ部１５とを有するＭＯＳト
ランジスタ領域１９とを示す。ｎチャンネルおよびｐチ
ャンネル部１４，１５は相俟って、相補型金属酸化物半
導体（ＣＭＯＳ）を形成する。２つ以上のバイポーラ接
合トランジスタ領域１８およびＭＯＳトランジスタ領域
１９を形成してもよく、またバイポーラ接合トランジス
タ領域１８にＮＰＮまたはＰＮＰバイポーラ接合トラン
ジスタを形成してもよいことが理解される。さらに、複
数の抵抗およびコンデンサ領域８０，８１もそれぞれ形
成してもよい。絶縁構造２０は、ＬＯＣＯＳ(local oxi
dation of silicon)法または他の周知のＳＯＩ絶縁方法
によって形成することができる。
【００１１】一般に、ホトリソグラフ(pholithographi
c) 法と、その次に当技術分野で周知の方法を用いて二
酸化シリコンなどの酸化物を成長させることによって、
ＬＯＣＯＳ絶縁構造は作製される。薄膜の性質により、
所望の領域を越える酸化物の横方向の侵食(encroachmen
t)は極めて小さい。薄膜１３が例えばシリコンなどの半
導体材料からなる場合、一般的な横方向の酸化物侵食は
わずか５０ｎｍである。さらに、ＬＯＣＯＳ絶縁構造２
０を形成することにより、窒化物層１７が部分的に酸化
され、酸化物層２３を形成する。一例では、酸化物層２
３は約１０ｎｍの厚さを有する。
c) 法と、その次に当技術分野で周知の方法を用いて二
酸化シリコンなどの酸化物を成長させることによって、
ＬＯＣＯＳ絶縁構造は作製される。薄膜の性質により、
所望の領域を越える酸化物の横方向の侵食(encroachmen
t)は極めて小さい。薄膜１３が例えばシリコンなどの半
導体材料からなる場合、一般的な横方向の酸化物侵食は
わずか５０ｎｍである。さらに、ＬＯＣＯＳ絶縁構造２
０を形成することにより、窒化物層１７が部分的に酸化
され、酸化物層２３を形成する。一例では、酸化物層２
３は約１０ｎｍの厚さを有する。
【００１２】領域１８，１９，８０，８１を絶縁する別
の方法として、穴メサ絶縁(via mesa isolation)方法が
ある。メサ絶縁は、当技術分野で周知の方法によって、
選択された領域から薄膜１３を除去し、選択された領域
に孔(cavities)を形成することからなる。これらの孔は
絶縁層１１の部分を露出する。孔の間の半導体層の部分
はメサ（台形）を形成し、これらのメサは孔によって互
いに絶縁される。一般に、薄膜１３の選択された領域を
除去することによって形成される孔は、その後絶縁材料
によって封入される。
の方法として、穴メサ絶縁(via mesa isolation)方法が
ある。メサ絶縁は、当技術分野で周知の方法によって、
選択された領域から薄膜１３を除去し、選択された領域
に孔(cavities)を形成することからなる。これらの孔は
絶縁層１１の部分を露出する。孔の間の半導体層の部分
はメサ（台形）を形成し、これらのメサは孔によって互
いに絶縁される。一般に、薄膜１３の選択された領域を
除去することによって形成される孔は、その後絶縁材料
によって封入される。
【００１３】図３において、当技術分野で周知の方法を
用いて、酸化物層２３，窒化物層１７および酸化物層１
６がウェーハ１０の表面から除去され、半導体層１３を
露出する。次に、犠牲酸化物層でもよい絶縁層２４が半
導体層１３上に形成される。犠牲酸化物層２４は、ウェ
ーハ１０の表面上に連続して延在する。犠牲酸化物層２
４は約９００°Ｃで湿式酸化法を用いて形成することが
できるが、犠牲酸化物層２４を形成する他の方法も当業
者には周知である。
用いて、酸化物層２３，窒化物層１７および酸化物層１
６がウェーハ１０の表面から除去され、半導体層１３を
露出する。次に、犠牲酸化物層でもよい絶縁層２４が半
導体層１３上に形成される。犠牲酸化物層２４は、ウェ
ーハ１０の表面上に連続して延在する。犠牲酸化物層２
４は約９００°Ｃで湿式酸化法を用いて形成することが
できるが、犠牲酸化物層２４を形成する他の方法も当業
者には周知である。
【００１４】犠牲酸化物層２４は約３０ｎｍ〜２００ｎ
ｍの均一の厚さを有することが好ましい。しかし、半導
体層１３の厚さを選択的に調整するため、犠牲酸化物層
２４の厚さは可変であってもよい。例えば、ＭＯＳトラ
ンジスタ領域１９に比べてバイポーラ接合トランジスタ
領域１８における半導体層１３が厚いことが望ましい場
合もある。従って、半導体層１３はトランジスタ領域１
８，１９において酸化され、半導体層１３の所望の厚さ
を得る。次に、ホトレジスト・マスキング層が犠牲酸化
物層２４上でパターニングされ、ＭＯＳトランジスタ領
域１９を露出する。ＭＯＳトランジスタ領域１９はさら
に酸化され、ＭＯＳトランジスタ領域１９における半導
体層をより多く消費し、この領域における半導体層１３
の厚さを低減する。ホトレジスト・マスキング層は除去
される。
ｍの均一の厚さを有することが好ましい。しかし、半導
体層１３の厚さを選択的に調整するため、犠牲酸化物層
２４の厚さは可変であってもよい。例えば、ＭＯＳトラ
ンジスタ領域１９に比べてバイポーラ接合トランジスタ
領域１８における半導体層１３が厚いことが望ましい場
合もある。従って、半導体層１３はトランジスタ領域１
８，１９において酸化され、半導体層１３の所望の厚さ
を得る。次に、ホトレジスト・マスキング層が犠牲酸化
物層２４上でパターニングされ、ＭＯＳトランジスタ領
域１９を露出する。ＭＯＳトランジスタ領域１９はさら
に酸化され、ＭＯＳトランジスタ領域１９における半導
体層をより多く消費し、この領域における半導体層１３
の厚さを低減する。ホトレジスト・マスキング層は除去
される。
【００１５】一つの実施例では、Ｎ型ドーパントのドー
ピング領域２１はｐチャンネルＭＯＳトランジスタ部１
５における半導体層１３から形成され、Ｐ型ドーパント
のドーピング領域２２はｎチャンネルＭＯＳトランジス
タ部１４における半導体層１３から形成され、Ｎ型ドー
パントのドーピング領域８２はＭＯＳコンデンサ領域８
１における半導体層１３から形成される。Ｎ型およびＰ
型のドーピング領域２１，２２はそれぞれ、相補型金属
酸化物半導体の金属酸化物半導体（ＭＯＳ）トランジス
タ領域として機能する。一般に、Ｎ型およびＰ型ドーパ
ントから形成される絶縁ウェル(isolation well)はそれ
ぞれＮ型ウェルおよびＰ型ウェルという。ドーピング領
域８２は、ＭＯＳコンデンサの一つのプレートとして機
能する。適切なＮ型ドーパントには燐や砒素が含まれ、
また適切なＰ型ドーパントはホウ素である。Ｎ型領域２
１，８２およびＰ型領域２２などのドーピング領域を形
成する方法は当業者に周知である。ドーピング領域２
１，２２は絶縁構造２０によって分離されて示されてい
るが、ドーピング領域２１，２２は一つのＭＯＳトラン
ジスタ領域１９に形成してもよいことが理解される。相
補型金属酸化物半導体を次に形成することに備えて、一
つのＭＯＳトランジスタ領域にドーピング領域を形成す
る方法は当技術分野で周知である。
ピング領域２１はｐチャンネルＭＯＳトランジスタ部１
５における半導体層１３から形成され、Ｐ型ドーパント
のドーピング領域２２はｎチャンネルＭＯＳトランジス
タ部１４における半導体層１３から形成され、Ｎ型ドー
パントのドーピング領域８２はＭＯＳコンデンサ領域８
１における半導体層１３から形成される。Ｎ型およびＰ
型のドーピング領域２１，２２はそれぞれ、相補型金属
酸化物半導体の金属酸化物半導体（ＭＯＳ）トランジス
タ領域として機能する。一般に、Ｎ型およびＰ型ドーパ
ントから形成される絶縁ウェル(isolation well)はそれ
ぞれＮ型ウェルおよびＰ型ウェルという。ドーピング領
域８２は、ＭＯＳコンデンサの一つのプレートとして機
能する。適切なＮ型ドーパントには燐や砒素が含まれ、
また適切なＰ型ドーパントはホウ素である。Ｎ型領域２
１，８２およびＰ型領域２２などのドーピング領域を形
成する方法は当業者に周知である。ドーピング領域２
１，２２は絶縁構造２０によって分離されて示されてい
るが、ドーピング領域２１，２２は一つのＭＯＳトラン
ジスタ領域１９に形成してもよいことが理解される。相
補型金属酸化物半導体を次に形成することに備えて、一
つのＭＯＳトランジスタ領域にドーピング領域を形成す
る方法は当技術分野で周知である。
【００１６】図４において、ホトレジスト・マスク（図
示せず）が犠牲酸化物層２４上にパターニングされ、Ｍ
ＯＳトランジスタ領域１９と、バイポーラ接合トランジ
スタ領域１８におけるコレクタ領域２５と、抵抗領域８
０と、ＭＯＳコンデンサ領域８１とを定める。犠牲酸化
物層２４は、ＭＯＳトランジスタ領域１９，コレクタ領
域２５および抵抗コンタクト領域８５ならびにＭＯＳコ
ンデンサ領域８１から除去され、これらの領域において
単結晶シリコン半導体層を露出する。コレクタ領域２５
から犠牲酸化物層２４を除去することにより、コレクタ
・コンタクト領域２７が形成される。ホトレジスト・マ
スクは除去される。
示せず）が犠牲酸化物層２４上にパターニングされ、Ｍ
ＯＳトランジスタ領域１９と、バイポーラ接合トランジ
スタ領域１８におけるコレクタ領域２５と、抵抗領域８
０と、ＭＯＳコンデンサ領域８１とを定める。犠牲酸化
物層２４は、ＭＯＳトランジスタ領域１９，コレクタ領
域２５および抵抗コンタクト領域８５ならびにＭＯＳコ
ンデンサ領域８１から除去され、これらの領域において
単結晶シリコン半導体層を露出する。コレクタ領域２５
から犠牲酸化物層２４を除去することにより、コレクタ
・コンタクト領域２７が形成される。ホトレジスト・マ
スクは除去される。
【００１７】図５は、ＭＯＳトランジスタ領域１９，コ
レクタ・コンタクト領域２７，抵抗領域８０およびＭＯ
Ｓコンデンサ領域８１上に形成されたゲート酸化物２６
の薄膜を示す。ゲート酸化物２６はウェーハ１０の表面
上に成長され、バイポーラ接合トランジスタ領域１８お
よびＭＯＳトランジスタ領域１９と、抵抗領域８０およ
びＭＯＳコンデンサ領域８１とを被覆することが好まし
い。酸化物層２６を成長することと、この層を被着する
ことを比較することにより、選択性が得られる。なぜな
らば、酸化物層２６はシリコン上で選択的に成長し、ま
た、被着は表面全体で行なわれるためである。ゲート酸
化物２６は、酸化物被着方法によって、ならびに酸化物
成長法および被着法の組み合わせからなる方法によって
形成することができることが理解される。
レクタ・コンタクト領域２７，抵抗領域８０およびＭＯ
Ｓコンデンサ領域８１上に形成されたゲート酸化物２６
の薄膜を示す。ゲート酸化物２６はウェーハ１０の表面
上に成長され、バイポーラ接合トランジスタ領域１８お
よびＭＯＳトランジスタ領域１９と、抵抗領域８０およ
びＭＯＳコンデンサ領域８１とを被覆することが好まし
い。酸化物層２６を成長することと、この層を被着する
ことを比較することにより、選択性が得られる。なぜな
らば、酸化物層２６はシリコン上で選択的に成長し、ま
た、被着は表面全体で行なわれるためである。ゲート酸
化物２６は、酸化物被着方法によって、ならびに酸化物
成長法および被着法の組み合わせからなる方法によって
形成することができることが理解される。
【００１８】導電材料の層３０は、ウェーハ１０の表面
上に形成される。導電材料の層３０は、約１００〜３０
０ｎｍの厚さを有する被着された多結晶シリコン層であ
ることが好ましい。導電材料層３０の導電材料の種類は
本発明を制限するものではないことが理解される。つま
り、導電材料層３０は金属材料でも、超伝導材料などで
もよい。多結晶シリコン層３０の形成の次に、酸化物の
薄膜３６が多結晶シリコン層３０の上に形成される。酸
化物層３６は約１０ｎｍの厚さを有することが好まし
い。酸化物層３６は、乾燥雰囲気内で多結晶シリコン層
３０の上部を酸化するか、あるいは当業者に周知の他の
方法によって形成することができる。
上に形成される。導電材料の層３０は、約１００〜３０
０ｎｍの厚さを有する被着された多結晶シリコン層であ
ることが好ましい。導電材料層３０の導電材料の種類は
本発明を制限するものではないことが理解される。つま
り、導電材料層３０は金属材料でも、超伝導材料などで
もよい。多結晶シリコン層３０の形成の次に、酸化物の
薄膜３６が多結晶シリコン層３０の上に形成される。酸
化物層３６は約１０ｎｍの厚さを有することが好まし
い。酸化物層３６は、乾燥雰囲気内で多結晶シリコン層
３０の上部を酸化するか、あるいは当業者に周知の他の
方法によって形成することができる。
【００１９】第１実施例では、エンハンスメント・モー
ドＭＯＳトランジスタがＭＯＳトランジスタ領域１９に
形成され、ＮＰＮバイポーラ接合トランジスタがバイポ
ーラ接合トランジスタ領域１８に形成される。従って、
Ｐ型ドーピング領域２２の上にある多結晶シリコン層３
０の部分３２はＮ型ドーパントでドーピングされる。同
時に、ドーピング領域８２の上にある多結晶シリコン層
３０の部分８７はＮ型ドーパントでドーピングされる。
部分８７は、ＭＯＳコンデンサの第２プレートとして機
能する。ドーピング領域３２は、ｎチャンネル・エンハ
ンスメント・モードＭＯＳトランジスタのゲート領域と
して機能する。次に、Ｎ型ドーピング領域２１の上にあ
る多結晶シリコン層３０の部分３１と、コレクタ領域２
５に隣接する多結晶シリコン層３０の部分３３とはＰ型
ドーパントでドーピングされ、ｐチャンネル・エンハン
スメント・モード表面チャンネルＭＯＳＦＥＴのゲート
領域と、ＮＰＮバイポーラ接合トランジスタの非活性ベ
ース領域３３とをそれぞれ形成する。窒化物層３７は酸
化物層３６上に被着される。窒化物層３７は約１００ｎ
ｍの厚さを有することが好ましい。
ドＭＯＳトランジスタがＭＯＳトランジスタ領域１９に
形成され、ＮＰＮバイポーラ接合トランジスタがバイポ
ーラ接合トランジスタ領域１８に形成される。従って、
Ｐ型ドーピング領域２２の上にある多結晶シリコン層３
０の部分３２はＮ型ドーパントでドーピングされる。同
時に、ドーピング領域８２の上にある多結晶シリコン層
３０の部分８７はＮ型ドーパントでドーピングされる。
部分８７は、ＭＯＳコンデンサの第２プレートとして機
能する。ドーピング領域３２は、ｎチャンネル・エンハ
ンスメント・モードＭＯＳトランジスタのゲート領域と
して機能する。次に、Ｎ型ドーピング領域２１の上にあ
る多結晶シリコン層３０の部分３１と、コレクタ領域２
５に隣接する多結晶シリコン層３０の部分３３とはＰ型
ドーパントでドーピングされ、ｐチャンネル・エンハン
スメント・モード表面チャンネルＭＯＳＦＥＴのゲート
領域と、ＮＰＮバイポーラ接合トランジスタの非活性ベ
ース領域３３とをそれぞれ形成する。窒化物層３７は酸
化物層３６上に被着される。窒化物層３７は約１００ｎ
ｍの厚さを有することが好ましい。
【００２０】第２実施例では、Ｐ型ドーピング領域２２
の上の多結晶シリコン層３０の部分３２はＮ型ドーパン
トでドーピングされる。Ｎ型ドーピング部分３２は、ｎ
チャンネル・エンハンスメント・モードＭＯＳトランジ
スタのゲート領域として機能する。Ｎ型ドーピング領域
２１の上の多結晶シリコン層３０の部分と、コレクタ領
域２５に隣接する多結晶シリコン層３０の部分とは、Ｎ
型ドーパントでドーピングされ、それによりｐチャンネ
ル・エンハンスメント・モードの埋設(buried)チャンネ
ルＭＯＳトランジスタのゲート領域３１と、ＰＮＰバイ
ポーラ接合トランジスタの非活性ベース領域とをそれぞ
れ形成する。従って、本発明を用いて相補型バイポーラ
接合トランジスタが作製できる。第１実施例の場合と同
様に、ドーピング領域８２の上の多結晶シリコン層３０
の部分８７はＮ型ドーパントでドーピングされ、ＭＯＳ
コンデンサの第２プレートを形成する。さらに、窒化物
層３７は酸化物層３６上に被着される。
の上の多結晶シリコン層３０の部分３２はＮ型ドーパン
トでドーピングされる。Ｎ型ドーピング部分３２は、ｎ
チャンネル・エンハンスメント・モードＭＯＳトランジ
スタのゲート領域として機能する。Ｎ型ドーピング領域
２１の上の多結晶シリコン層３０の部分と、コレクタ領
域２５に隣接する多結晶シリコン層３０の部分とは、Ｎ
型ドーパントでドーピングされ、それによりｐチャンネ
ル・エンハンスメント・モードの埋設(buried)チャンネ
ルＭＯＳトランジスタのゲート領域３１と、ＰＮＰバイ
ポーラ接合トランジスタの非活性ベース領域とをそれぞ
れ形成する。従って、本発明を用いて相補型バイポーラ
接合トランジスタが作製できる。第１実施例の場合と同
様に、ドーピング領域８２の上の多結晶シリコン層３０
の部分８７はＮ型ドーパントでドーピングされ、ＭＯＳ
コンデンサの第２プレートを形成する。さらに、窒化物
層３７は酸化物層３６上に被着される。
【００２１】エンハンスメント・モードＭＯＳトランジ
スタについて本発明のドーピング分布を説明してきた。
しかし、当業者に周知の方法によりゲート領域３１，３
２および関連するチャンネル領域を適切にドーピングす
ることによって、一般に空乏モードＭＯＳトランジスタ
という蓄積(accumulation)モードＭＯＳトランジスタも
作製できることが理解される。
スタについて本発明のドーピング分布を説明してきた。
しかし、当業者に周知の方法によりゲート領域３１，３
２および関連するチャンネル領域を適切にドーピングす
ることによって、一般に空乏モードＭＯＳトランジスタ
という蓄積(accumulation)モードＭＯＳトランジスタも
作製できることが理解される。
【００２２】図６は、ホトリソグラフ法を用いて定めら
れたエミッタ開口部３９，４０の断面図を示す。エミッ
タ開口部３９，４０の定めた後に、窒化物層３７，酸化
物層３６，多結晶シリコン層３０および犠牲酸化物層２
４がエミッタ開口部３９，４０の箇所から除去される。
一つの実施例では、非活性ベース領域の３３の一部がエ
ミッタ開口部３９に隣接し、かつ、図示されていない
が、非活性ベース領域３３がエミッタ開口部３９を取り
囲む環状構造を形成するように、エミッタ開口部３９は
形成される。さらに、非活性ベース領域３３の一部が各
エミッタ開口部４０と各コレクタ領域２５との間になる
ように、エミッタ開口部４０は形成される。図６に示す
実施例では、エミッタ開口部３９はダブル・エミッタ構
造であり、エミッタ開口部４０はシングル・エミッタ構
造である。さらに別の実施例（図示せず）では、エミッ
タ構造はシングル・エミッタ構造としてのみ形成しても
よい。
れたエミッタ開口部３９，４０の断面図を示す。エミッ
タ開口部３９，４０の定めた後に、窒化物層３７，酸化
物層３６，多結晶シリコン層３０および犠牲酸化物層２
４がエミッタ開口部３９，４０の箇所から除去される。
一つの実施例では、非活性ベース領域の３３の一部がエ
ミッタ開口部３９に隣接し、かつ、図示されていない
が、非活性ベース領域３３がエミッタ開口部３９を取り
囲む環状構造を形成するように、エミッタ開口部３９は
形成される。さらに、非活性ベース領域３３の一部が各
エミッタ開口部４０と各コレクタ領域２５との間になる
ように、エミッタ開口部４０は形成される。図６に示す
実施例では、エミッタ開口部３９はダブル・エミッタ構
造であり、エミッタ開口部４０はシングル・エミッタ構
造である。さらに別の実施例（図示せず）では、エミッ
タ構造はシングル・エミッタ構造としてのみ形成しても
よい。
【００２３】第２導電材料層４１は、ウェーハ１０の表
面上に被着される。第２多結晶シリコン層４１の厚さは
約３０〜１００ｎｍであるが、第２多結晶シリコン層４
１の厚さは約５０ｎｍであることが好ましい。
面上に被着される。第２多結晶シリコン層４１の厚さは
約３０〜１００ｎｍであるが、第２多結晶シリコン層４
１の厚さは約５０ｎｍであることが好ましい。
【００２４】ＮＰＮバイポーラ接合トランジスタの実施
例では、多結晶シリコン層４１と、エミッタ開口部３
９，４０の下の薄膜１３の部分とはＰ型ドーパントでド
ーピングされ、ドーピング部分４３を形成する。薄膜１
３のドーピング部分４３は、活性ベース領域として機能
する。
例では、多結晶シリコン層４１と、エミッタ開口部３
９，４０の下の薄膜１３の部分とはＰ型ドーパントでド
ーピングされ、ドーピング部分４３を形成する。薄膜１
３のドーピング部分４３は、活性ベース領域として機能
する。
【００２５】図７において、窒化物層３７上の多結晶シ
リコン層４１は異方性エッチングが施され、それにより
多結晶シリコン層４１を除去し、かつ、エミッタ開口部
３９，４０の側壁またはエッジ部７０に多結晶シリコン
・スペーサを残す。多結晶シリコン・スペーサ４２は、
活性ベース領域４３をそれぞれの非活性ベース領域３３
に結合する働きをする。エミッタ開口部３９，４０によ
って露出された多結晶シリコン層４１と薄膜１３とをド
ーピングすることは、スペーサ４２の形成の前ではな
く、スペーサ４２の形成後に行なってもよいことが理解
される。
リコン層４１は異方性エッチングが施され、それにより
多結晶シリコン層４１を除去し、かつ、エミッタ開口部
３９，４０の側壁またはエッジ部７０に多結晶シリコン
・スペーサを残す。多結晶シリコン・スペーサ４２は、
活性ベース領域４３をそれぞれの非活性ベース領域３３
に結合する働きをする。エミッタ開口部３９，４０によ
って露出された多結晶シリコン層４１と薄膜１３とをド
ーピングすることは、スペーサ４２の形成の前ではな
く、スペーサ４２の形成後に行なってもよいことが理解
される。
【００２６】図８において、ｐチャンネルＭＯＳトラン
ジスタ部分１５，ｎチャンネルＭＯＳトランジスタ部分
１４，コレクタ領域２５，抵抗領域８０およびＭＯＳコ
ンデンサ領域８１は、ホトリソグラフ法を用いてパター
ニングされる。次に、窒化物層３７，酸化物層３６，多
結晶シリコン層３０およびゲート酸化物２６は、パター
ニング部分１４，１５と、パターニング領域２５と、パ
ターニング領域８０，８１から除去され、それによりｐ
チャンネルＭＯＳトランジスタ部分１５のソース領域４
５とドレーン領域４６とを露出し、また、ｎチャンネル
ＭＯＳトランジスタ部分１４のソース領域４７とドレー
ン領域４８とを露出する。また、ソースおよびドレーン
領域を露出する段階において、コレクタ・コンタクト領
域２７，ドーピング領域８２の部分８８および抵抗コン
タクト領域８５も露出される。これらの層を除去するこ
とにより、ソース領域４５とドレーン領域４６との間に
ｐチャンネル・ゲート領域３１が残り、ソース領域４７
とドレーン領域４８との間にｎチャンネル・ゲート領域
３２が残る。さらに、これらの層を除去することによ
り、部分８８の間に部分８７が残る。部分８７はＭＯＳ
コンデンサの第２プレートとして機能し、露出部分８８
は領域８２への接触を可能にし、これははＭＯＳコンデ
ンサの第１プレートとして機能する。
ジスタ部分１５，ｎチャンネルＭＯＳトランジスタ部分
１４，コレクタ領域２５，抵抗領域８０およびＭＯＳコ
ンデンサ領域８１は、ホトリソグラフ法を用いてパター
ニングされる。次に、窒化物層３７，酸化物層３６，多
結晶シリコン層３０およびゲート酸化物２６は、パター
ニング部分１４，１５と、パターニング領域２５と、パ
ターニング領域８０，８１から除去され、それによりｐ
チャンネルＭＯＳトランジスタ部分１５のソース領域４
５とドレーン領域４６とを露出し、また、ｎチャンネル
ＭＯＳトランジスタ部分１４のソース領域４７とドレー
ン領域４８とを露出する。また、ソースおよびドレーン
領域を露出する段階において、コレクタ・コンタクト領
域２７，ドーピング領域８２の部分８８および抵抗コン
タクト領域８５も露出される。これらの層を除去するこ
とにより、ソース領域４５とドレーン領域４６との間に
ｐチャンネル・ゲート領域３１が残り、ソース領域４７
とドレーン領域４８との間にｎチャンネル・ゲート領域
３２が残る。さらに、これらの層を除去することによ
り、部分８８の間に部分８７が残る。部分８７はＭＯＳ
コンデンサの第２プレートとして機能し、露出部分８８
は領域８２への接触を可能にし、これははＭＯＳコンデ
ンサの第１プレートとして機能する。
【００２７】図９は、ウェーハ１０の表面上に形成され
た酸化物層５２を示す。酸化物層５２は約７０〜２５０
ｎｍの厚さを有することが好ましい。ｐチャンネルＭＯ
Ｓトランジスタのソース領域４５およびドレーン領域４
６は、Ｐ型ドーパントでドーピングされる。ｎチャンネ
ルＭＯＳトランジスタのソース領域４７およびドレーン
領域４８と、バイポーラ接合トランジスタ領域１９のエ
ミッタ領域４４およびコレクタ・コンタクト領域２７の
部分とは、Ｎ型ドーパントでドーピングされる。抵抗領
域８０は、Ｎ型ドーパントまたはＰ型ドーパントでドー
ピングしてもよい。抵抗領域８０のドーパント濃度は、
所望の抵抗値に応じて選択される。
た酸化物層５２を示す。酸化物層５２は約７０〜２５０
ｎｍの厚さを有することが好ましい。ｐチャンネルＭＯ
Ｓトランジスタのソース領域４５およびドレーン領域４
６は、Ｐ型ドーパントでドーピングされる。ｎチャンネ
ルＭＯＳトランジスタのソース領域４７およびドレーン
領域４８と、バイポーラ接合トランジスタ領域１９のエ
ミッタ領域４４およびコレクタ・コンタクト領域２７の
部分とは、Ｎ型ドーパントでドーピングされる。抵抗領
域８０は、Ｎ型ドーパントまたはＰ型ドーパントでドー
ピングしてもよい。抵抗領域８０のドーパント濃度は、
所望の抵抗値に応じて選択される。
【００２８】図１０に示すように、酸化物層５２は異方
性エッチングが施され、酸化物層５２を異方性エッチン
グする段階によって、エミッタ開口部３９，４０の多結
晶スペーサ４２に酸化物スペーサを残し、コレクタ領域
２５のエッジ部または側壁７１に残し、そしてゲート領
域２２，３２の側壁７２にそれぞれ残すが、他の部分で
は酸化物層５２を除去する。酸化物スペーサ５４は、誘
電スペーサともいう。酸化物層５３はウェーハ１０の表
面上に形成される。酸化物層５２が異方性エッチングさ
れた同じ領域から酸化物層５３を異方性エッチングする
ことにより、酸化物スペーサ５４は拡大される。酸化物
層５３を異方性エッチングする段階は、エミッタ開口部
３９，４０の多結晶シリコン・スペーサ４２の上のスペ
ーサ５４と、コレクタ領域２５の側壁７１におけるスペ
ーサ５４と、ゲート領域２２，３２の側壁７２，７３に
おけるスペーサ５４とを拡大するが、他の部分の酸化物
層５３を除去する。酸化物層５３はスペーサ５４を拡大
するにすぎないので、酸化物スペーサ５４は一つの層を
有して示されている。しかし、前述のスペーサ５４は２
段階方法で形成されることが理解される。
性エッチングが施され、酸化物層５２を異方性エッチン
グする段階によって、エミッタ開口部３９，４０の多結
晶スペーサ４２に酸化物スペーサを残し、コレクタ領域
２５のエッジ部または側壁７１に残し、そしてゲート領
域２２，３２の側壁７２にそれぞれ残すが、他の部分で
は酸化物層５２を除去する。酸化物スペーサ５４は、誘
電スペーサともいう。酸化物層５３はウェーハ１０の表
面上に形成される。酸化物層５２が異方性エッチングさ
れた同じ領域から酸化物層５３を異方性エッチングする
ことにより、酸化物スペーサ５４は拡大される。酸化物
層５３を異方性エッチングする段階は、エミッタ開口部
３９，４０の多結晶シリコン・スペーサ４２の上のスペ
ーサ５４と、コレクタ領域２５の側壁７１におけるスペ
ーサ５４と、ゲート領域２２，３２の側壁７２，７３に
おけるスペーサ５４とを拡大するが、他の部分の酸化物
層５３を除去する。酸化物層５３はスペーサ５４を拡大
するにすぎないので、酸化物スペーサ５４は一つの層を
有して示されている。しかし、前述のスペーサ５４は２
段階方法で形成されることが理解される。
【００２９】酸化物スペーサ５４は１段階方法で形成し
てもよいが、２段階方法が好ましいことが理解される。
なぜならば、２段階方法によりより深いエミッタ・ベー
ス間接合が可能になり、それによりバイポーラ装置特性
が改善されるためである。例えば、第２段階においてス
ペーサ厚を増加すると、エミッタ・ベース間接合深さが
増加し、これはベース電流を低減する。コレクタ電流は
実質的に不変であり、従ってバイポーラ・トランジスタ
の利得は増加する。
てもよいが、２段階方法が好ましいことが理解される。
なぜならば、２段階方法によりより深いエミッタ・ベー
ス間接合が可能になり、それによりバイポーラ装置特性
が改善されるためである。例えば、第２段階においてス
ペーサ厚を増加すると、エミッタ・ベース間接合深さが
増加し、これはベース電流を低減する。コレクタ電流は
実質的に不変であり、従ってバイポーラ・トランジスタ
の利得は増加する。
【００３０】図１１は、拡大されたスペーサ５４を示
す。
す。
【００３１】図１２において、窒化物層３７および酸化
物層３６はウェーハ１０から除去される。つまり、層３
６，３７はゲート領域２２，３２から，非活性ベース領
域３３から，抵抗コンタクト領域８５から、そして第１
コンデンサ・プレート・コンタクト領域８８および第２
コンデンサ・プレート・コンタクト領域８７から除去さ
れる。導電コンタクト５６は、非活性ベース領域３３，
エミッタ領域４４，コレクタ・コンタクト領域２７，ゲ
ート領域３１，３２，ソース領域４５，４６，ドレーン
領域４８，４９，抵抗コンタクト領域８５，露出部分８
８および第２コンデンサ・プレート・コンタクト領域８
７に形成される。コンタクト５６はケイ化物(silicide)
構造であることが好ましく、さらに詳しくは、チタンと
シリコンとからなるケイ化物である。ケイ化物の電気コ
ンタクトを形成する方法は当業者に周知である。
物層３６はウェーハ１０から除去される。つまり、層３
６，３７はゲート領域２２，３２から，非活性ベース領
域３３から，抵抗コンタクト領域８５から、そして第１
コンデンサ・プレート・コンタクト領域８８および第２
コンデンサ・プレート・コンタクト領域８７から除去さ
れる。導電コンタクト５６は、非活性ベース領域３３，
エミッタ領域４４，コレクタ・コンタクト領域２７，ゲ
ート領域３１，３２，ソース領域４５，４６，ドレーン
領域４８，４９，抵抗コンタクト領域８５，露出部分８
８および第２コンデンサ・プレート・コンタクト領域８
７に形成される。コンタクト５６はケイ化物(silicide)
構造であることが好ましく、さらに詳しくは、チタンと
シリコンとからなるケイ化物である。ケイ化物の電気コ
ンタクトを形成する方法は当業者に周知である。
【００３２】エンハンスメント・モードＭＯＳ装置と集
積したＮＰＮバイポーラ接合トランジスタとして本発明
のＢｉＣＭＯＳ装置を説明してきたが、この構造は本発
明を限定するものではない。エンハンスメント・モード
ＭＯＳ装置と集積したＰＮＰトランジスタなどの構造を
有するＢｉＣＭＯＳ装置、またはＭＯＳトランジスタが
蓄積モード装置であるＢｉＣＭＯＳ装置も、バイポーラ
接合トランジスタのベース領域、またはＭＯＳトランジ
スタのソースおよびドレーン領域におけるドーパントの
種類を切り換えることによって、容易に製造される。Ｎ
ＰＮおよびＰＮＰバイポーラ接合トランジスタの両方を
製造することができ、従って本発明により相補型バイポ
ーラ接合トランジスタを製造することができる。
積したＮＰＮバイポーラ接合トランジスタとして本発明
のＢｉＣＭＯＳ装置を説明してきたが、この構造は本発
明を限定するものではない。エンハンスメント・モード
ＭＯＳ装置と集積したＰＮＰトランジスタなどの構造を
有するＢｉＣＭＯＳ装置、またはＭＯＳトランジスタが
蓄積モード装置であるＢｉＣＭＯＳ装置も、バイポーラ
接合トランジスタのベース領域、またはＭＯＳトランジ
スタのソースおよびドレーン領域におけるドーパントの
種類を切り換えることによって、容易に製造される。Ｎ
ＰＮおよびＰＮＰバイポーラ接合トランジスタの両方を
製造することができ、従って本発明により相補型バイポ
ーラ接合トランジスタを製造することができる。
【００３３】図１３は、本発明によりモノリシックに集
積されたＮＰＮおよびＰＮＰトランジスタと、ＭＯＳト
ランジスタとを有するトランジスタ構造の断面側面図を
示す。バイポーラ接合トランジスタ領域１８は、ＮＰＮ
バイポーラ接合トランジスタ６０と、ＰＮＰバイポーラ
接合トランジスタ６１とを含む。ＭＯＳトランジスタ領
域１９は、ｐチャンネルＭＯＳトランジスタ６２と、ｎ
チャンネルＭＯＳトランジスタ６３とを含む。トランジ
スタ６０，６１，６２，６３は、図１ないし図１２で説
明したように製造される。ＰＮＰトランジスタ６１は、
ｎチャンネル・エンハンスメント・モードＭＯＳトラン
ジスタのゲート領域３２をドーピングする段階で、ベー
ス領域６５をＮ型ドーパントでドーピングすることによ
って形成される。
積されたＮＰＮおよびＰＮＰトランジスタと、ＭＯＳト
ランジスタとを有するトランジスタ構造の断面側面図を
示す。バイポーラ接合トランジスタ領域１８は、ＮＰＮ
バイポーラ接合トランジスタ６０と、ＰＮＰバイポーラ
接合トランジスタ６１とを含む。ＭＯＳトランジスタ領
域１９は、ｐチャンネルＭＯＳトランジスタ６２と、ｎ
チャンネルＭＯＳトランジスタ６３とを含む。トランジ
スタ６０，６１，６２，６３は、図１ないし図１２で説
明したように製造される。ＰＮＰトランジスタ６１は、
ｎチャンネル・エンハンスメント・モードＭＯＳトラン
ジスタのゲート領域３２をドーピングする段階で、ベー
ス領域６５をＮ型ドーパントでドーピングすることによ
って形成される。
【００３４】以上から、本発明は相補型バイポーラ・ト
ランジスタとＣＭＯＳトランジスタの両方をＳＯＩ上に
作製する方法を提供することが理解される。この方法
は、例えば、多結晶シリコンの２つの層を利用すること
ができ、トランジスタ素子は本質的に自己整合される。
この方法は、極めて短い直接ベース・コンタクトによ
り、特にベース寄生が低いバイポーラ・トランジスタを
提供する。トランジスタ間の絶縁は、誘電絶縁を利用す
ることによって容易に得られ、これは本質的に漏れが低
く、容量が低い。出発ウェーハとして用いられる極めて
薄い膜は側面侵食を最小限に抑え、構造寸法を厳密に制
御し、極めて小さい装置を製造することができる。
ランジスタとＣＭＯＳトランジスタの両方をＳＯＩ上に
作製する方法を提供することが理解される。この方法
は、例えば、多結晶シリコンの２つの層を利用すること
ができ、トランジスタ素子は本質的に自己整合される。
この方法は、極めて短い直接ベース・コンタクトによ
り、特にベース寄生が低いバイポーラ・トランジスタを
提供する。トランジスタ間の絶縁は、誘電絶縁を利用す
ることによって容易に得られ、これは本質的に漏れが低
く、容量が低い。出発ウェーハとして用いられる極めて
薄い膜は側面侵食を最小限に抑え、構造寸法を厳密に制
御し、極めて小さい装置を製造することができる。
【００３５】さらに、本発明は、単結晶シリコン抵抗な
どの受動回路素子を形成することができ、これらの抵抗
は誘電材料によって縦方向および横方向の両方で絶縁さ
れる。従って、本発明に従って作製された単結晶シリコ
ン抵抗には、非線形電流／電圧特性や、拡散抵抗と、例
えば、拡散抵抗における下の領域とに伴う寄生接合容量
などの制限がない。さらに、これらの単結晶シリコン抵
抗の耐圧は拡散抵抗の耐圧よりも高い。従って、本発明
に従って製造される単結晶シリコン抵抗は、多結晶シリ
コン抵抗などの薄膜抵抗のすべての利点を提供し、しか
も、高抵抗値の抵抗に対して負の温度係数がない。
どの受動回路素子を形成することができ、これらの抵抗
は誘電材料によって縦方向および横方向の両方で絶縁さ
れる。従って、本発明に従って作製された単結晶シリコ
ン抵抗には、非線形電流／電圧特性や、拡散抵抗と、例
えば、拡散抵抗における下の領域とに伴う寄生接合容量
などの制限がない。さらに、これらの単結晶シリコン抵
抗の耐圧は拡散抵抗の耐圧よりも高い。従って、本発明
に従って製造される単結晶シリコン抵抗は、多結晶シリ
コン抵抗などの薄膜抵抗のすべての利点を提供し、しか
も、高抵抗値の抵抗に対して負の温度係数がない。
【００３６】さらに、ＭＯＳコンデンサは酸化物絶縁単
結晶シリコン材料から形成することができ、例えば、Ｍ
ＯＳコンデンサの底プレートに伴うｐｎ接合の寄生容量
は削除される。寄生抵抗および容量が極めて低い結果、
トランジスタは極めて高い性能を実現することができ
る。そして、この方法はバイポーラ・トランジスタおよ
びＣＭＯＳトランジスタ両方の製造を一つの製造工程に
統合する。
結晶シリコン材料から形成することができ、例えば、Ｍ
ＯＳコンデンサの底プレートに伴うｐｎ接合の寄生容量
は削除される。寄生抵抗および容量が極めて低い結果、
トランジスタは極めて高い性能を実現することができ
る。そして、この方法はバイポーラ・トランジスタおよ
びＣＭＯＳトランジスタ両方の製造を一つの製造工程に
統合する。
【図１】ＳＯＩ出発ウェーハの一部の拡大断面図を示
す。
す。
【図２】本発明により薄膜に形成された複数の絶縁構造
を有する図１のウェーハを示す。
を有する図１のウェーハを示す。
【図３】犠牲酸化層が被着された図２のウェーハを示
す。
す。
【図４】ＭＯＳトランジスタ領域，コレクタ領域，抵抗
コンタクト領域およびＭＯＳコンデンサ領域から犠牲酸
化層を除去した後の図３のウェーハを示す。
コンタクト領域およびＭＯＳコンデンサ領域から犠牲酸
化層を除去した後の図３のウェーハを示す。
【図５】ゲート酸化物，半導体層，酸化物層および窒化
物層が被着された図４のウェーハを示す。
物層が被着された図４のウェーハを示す。
【図６】本発明によりウェーハの表面上にエミッタ開口
部と多結晶シリコン層とを有する図５のウェーハを示
す。
部と多結晶シリコン層とを有する図５のウェーハを示
す。
【図７】多結晶シリコン・スペーサを形成した後の図７
のウェーハを示す。
のウェーハを示す。
【図８】コレクタ・コンタクト領域とＭＯＳゲート領域
とを形成した後の図７のウェーハを示す。
とを形成した後の図７のウェーハを示す。
【図９】誘電スペーサを被着した後の図８のウェーハを
示す。
示す。
【図１０】誘電スペーサを形成し、誘電層を被着した後
の図９のウェーハを示す。
の図９のウェーハを示す。
【図１１】誘電スペーサを拡大した後の図１０のウェー
ハを示す。
ハを示す。
【図１２】導電コンタクトを形成した後の図１１のウェ
ーハを示す。
ーハを示す。
【図１３】本発明による相補型バイポーラ接合トランジ
スタとＭＯＳトランジスタの拡大断面図を示す。
スタとＭＯＳトランジスタの拡大断面図を示す。
１０ 出発ウェーハ
１１ 絶縁層
１２ ハンドル・ウェーハ
１３ 半導体層
１４ ｎチャンネルＭＯＳトランジスタ部
１５ ｐチャンネルＭＯＳトランジスタ部
１６ 第１誘電材料層 （酸化物層）
１７ 第２誘電材料層 （窒化物層）
１８ バイポーラ接合トランジスタ領域
１９ ＭＯＳトランジスタ領域
２０ 絶縁構造
２１ Ｎ型ドーパントのドーピング領域２１
２２ Ｐ型ドーパントのドーピング領域
２３ 酸化物層
２４ 絶縁層（犠牲酸化物層）
２５ コレクタ領域
２６ ゲート酸化物
２７ コレクタ・コンタクト領域
３０ 導電材料層
３１ ゲート領域
３２ ゲート領域
３３ 非活性ベース領域
３６ 酸化物層
３７ 窒化物層
３９，４０ エミッタ開口部
４１ 第２導電材料層（第２多結晶シリコン層）
４２ 多結晶シリコン・スペーサ
４３ 活性ベース領域
４４ エミッタ領域
４５，４７ ソース領域
４６，４８，４９ ドレーン領域
５２ 酸化物層
５３ 酸化物層
５４ 酸化物スペーサ（誘電スペーサ）
５６ コンタクト
６０ ＮＰＮバイポーラ接合トランジスタ
６１ ＰＮＰバイポーラ接合トランジスタ
６２ ｐチャンネルＭＯＳトランジスタ６２
６３ ｎチャンネルＭＯＳトランジスタ
６５ ベース領域
７１，７２，７３ 側壁
８０ 抵抗領域
８１ ＭＯＳコンデンサ領域
８２ ドーピング領域
８３ Ｎ型ドーパントのドーピング領域
８５ 抵抗コンタクト領域
８７ 第２コンデンサ・プレート・コンタクト領域
８８ 第１コンデンサ・プレート・コンタクト領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/73
29/786
(56)参考文献 特開 平５−343414（ＪＰ，Ａ)
特開 平４−93032（ＪＰ，Ａ)
特開 平６−13397（ＪＰ，Ａ)
欧州特許出願公開489262（ＥＰ，Ａ
１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 21/8222
H01L 21/8249
H01L 29/73
H01L 21/331
H01L 29/786
H01L 21/336
H01L 27/12
Claims (2)
- 【請求項１】 薄膜ＳＯＩ基板（１０）上にバイポーラ
接合トランジスタ（６０，６１）とＭＯＳトランジスタ
（６２，６３）の両方を製造する方法であって： 第１シリコン層（１３）と第２シリコン層（１２）との
間にはさまれた酸化物絶縁層（１１）を有する３層構造
からなるＳＯＩ基板（１０）を設ける段階； 前記第１シリコン層（１３）を複数の装置領域（１８，
１９，８０，８１）に分離する段階であって、前記複数
の装置領域（１８，１９，８０，８１）は少なくとも一
つのバイポーラ接合トランジスタ領域（１８）と、少な
くとも一つのＭＯＳトランジスタ領域（１９）とを含む
段階； 前記複数の装置領域（１８，１９，８０，８１）上に犠
牲酸化物層（２４）を形成する段階； 前記少なくとも一つのＭＯＳトランジスタ領域（１９）
に少なくとも一つのドーピング領域（２１，２２）を形
成する段階； 前記少なくとも一つのＭＯＳトランジスタ領域（１９）
からと、前記少なくとも一つのバイポーラ接合トランジ
スタ領域（１８）のコレクタ領域（２５）とから、前記
犠牲酸化物層（２４）を除去する段階； 前記少なくとも一つのＭＯＳトランジスタ領域（１９）
において前記第１シリコン層（１３）上にゲート酸化物
（２６）を形成する段階； 前記少なくとも一つのバイポーラ接合トランジスタ領域
（１８）および前記少なくとも一つのＭＯＳトランジス
タ領域（１９）上に導電層（３０）を被着する段階であ
って、前記導電層（３０）は前記少なくとも一つのバイ
ポーラ接合トランジスタ領域（１８）から前記少なくと
も一つのＭＯＳトランジスタ領域（１９）に延在する段
階； 前記少なくとも一つのバイポーラ接合トランジスタ領域
（１８）の非活性ベース領域（３３）と、前記少なくと
も一つのＭＯＳトランジスタ領域（１９）の少なくとも
一つのゲート領域（３１，３２）とを、第２導電型のド
ーパントでドーピングする段階であって、前記少なくと
も一つのゲート領域（３１，３２）は、前記少なくとも
一つのドーピング領域（２１，２２）より上にある段
階； 前記導電層（３０）上に酸化物層（３６）を形成する段
階； 前記酸化物層（３６）上に窒化物層（３７）を形成する
段階； 前記少なくとも一つのバイポーラ接合トランジスタ領域
（１８）のエミッタ領域（４４）に開口部（３９，４
０）を形成する段階であって、前記エミッタ領域（４
４）は前記コレクタ領域（２５）から離間している段
階； 前記窒化物層（３７）上と、前記エミッタ領域（４４）
の開口部（３９，４０）中に、多結晶シリコン層（４
１）を形成する段階； 前記エミッタ領域（４４）の開口部（３９，４０）の側
壁に多結晶シリコン・スペーサ（４２）を形成する段階
であって、前記多結晶シリコン・スペーサ（４２）は活
性ベース領域（４３）に対する接続として機能する段
階； 前記多結晶シリコン・スペーサ（４２）を前記第２導電
型のドーパントでドーピングする段階； 前記バイポーラ接合トランジスタ領域（１８）およびＭ
ＯＳトランジスタ領域（１９）から、前記窒化物層（３
７）と、前記酸化物層（３６）と、前記多結晶シリコン
層（４１）とを選択的に除去する段階であって、この選
択的に除去する段階によって、少なくとも一つのソース
領域（４５，４７），少なくとも一つのドレーン領域
（４６，４８）および少なくとも一つのコレクタ領域
（２５）が形成される段階； 前記少なくとも一つのコレクタ領域（２５）の第１部分
の側壁（７１）と、前記少なくとも一つのゲート領域
（３１，３２）の側壁（７２，７３）と、前記多結晶シ
リコン・スペーサ（４２）とに酸化物スペーサ（５４）
を選択的に形成する段階； 前記少なくとも一つのバイポーラ接合トランジスタ領域
（１８）のエミッタ領域（４４）およびコレクタ領域
（２５）と、前記ＭＯＳトランジスタ領域（１９）の少
なくとも一つのソース領域（４５，４７）および少なく
とも一つのドレーン領域（４６，４８）とを、第１導電
型のドーパントでドーピングする段階； 前記酸化物スペーサを拡大する段階であって、前記酸化
物スペーサは前記少なくとも一つのコレクタ領域（２
５）の第１部分の側壁（７１）にあり、前記少なくとも
一つのゲート領域（３１，３２）の側壁（７２，７３）
にあり、前記多結 晶シリコン・スペーサ（４２）上にあ
る段階； 前記少なくとも一つのゲート領域（３１，３２）と前記
非活性ベース領域（３３）とから、前記窒化物層（３
７）と前記酸化物層（３６）とを除去する段階；および 前記少なくとも一つのバイポーラ接合トランジスタ領域
（１８）の非活性ベース領域（３３），コレクタ領域
（２５）およびエミッタ領域（４４）と、前記少なくと
も一つのＭＯＳトランジスタ領域（１９）の少なくとも
一つのドレーン領域（４６，４８），ゲート領域（３
１，３２）およびソース領域（４５，４７）とに導電コ
ンタクト（５６）を形成する段階； によって構成されることを特徴とする方法。 - 【請求項２】 ＳＯＩ（１０）上にバイポーラ接合トラ
ンジスタ（６０，６１）とＭＯＳトランジスタ（６２，
６３）とを製造する方法であって： 単結晶シリコン薄膜（１３）からなるウェーハを酸化物
絶縁層（１１）の上に設ける段階； 前記単結晶シリコン薄膜（１３）上に第１誘電材料層
（１６）を設ける段階； 第２誘電材料層（１７）を設ける段階であって、前記第
２誘電材料層（１７）は前記第１誘電材料層（１６）上
にある段階； バイポーラ接合トランジスタ領域（１８）とＭＯＳトラ
ンジスタ領域（１９）とを定める段階であって、前記バ
イポーラ接合トランジスタ領域（１８）と前記ＭＯＳト
ランジスタ領域（１９）とを誘電構造で離間させること
を含む段階； 前記第１誘電材料層（１６）と第２誘電材料層（１７）
とを除去する段階； バイポーラ接合トランジスタ領域（１８）およびＭＯＳ
トランジスタ領域（１９）上に、犠牲誘電材料層（２
４）を設ける段階； 前記ＭＯＳトランジスタ領域（１９）の第１部分（１
５）に第１導電型の不純物を与え、前記ＭＯＳトランジ
スタ領域（１９）の第２部分（１４）に第２導電型の不
純物を与える段階； 前記バイポーラ接合トランジスタ領域（１８）のコレク
タ領域（２５）からと、前記ＭＯＳトランジスタ領域
（１９）とから、前記犠牲誘電材料層（２４）を除去す
る段階； 前記バイポーラ接合トランジスタ領域（１８）およびＭ
ＯＳトランジスタ領域（１９）上に誘電材料薄膜（２
６）を形成する段階であって、前記薄膜（２６）は前記
バイポーラ接合トランジスタ領域（１８）から前記ＭＯ
Ｓトランジスタ領域（１９）に連続して延在する段階； 前記誘電材料薄膜（２６）上に第１半導体材料層（３
０）を被着する段階； 第３誘電材料層（３６）を設ける段階であって、前記第
３誘電材料層（３６）は前記第１誘電材料層（３０）上
にある段階； 第４誘電材料層（３７）を設ける段階であって、前記第
４誘電材料層（３７）は前記第３誘電材料層（３６）上
にある段階； 前記バイポーラ接合トランジスタ領域（１８）において
エミッタ領域（４４）を露出する段階であって、前記エ
ミッタ領域（４４）は前記コレクタ領域（２５）から離
間している段階； 第２半導体材料層（４１）を設ける段階であって、前記
第２半導体材料層（４１）は前記第４誘電材料層（３
７）上にあり、かつ前記エミッタ領域（４４）中にある
段階； 前記非活性ベース領域（３３）から前記活性ベース領域
（３３）への接続をドーピングする段階であって、前記
接続は前記エミッタ領域（４４）の側壁（７０）にある
段階； 前記第４誘電材料層（３７）から第２半導体材料層（４
１）を異方的に除去する段階であって、該段階は前記活
性ベース領域（４３）に対する接続として機能する多結
晶シリコンスペーサ（４２）を前記エミッタ領域の前記
側壁（７０）に形成する段階； 前記コレクタ領域（２５）と、前記ＭＯＳトランジスタ
領域（１９）の第１部分（１５）および第２部分（１
４）とから、前記第２（１７）および第３（３６）誘電
材料層と第１半導体材料層（３０）とを選択的に除去す
る段階であって、該選択的に除去する段階は、前記ＭＯ
Ｓトランジスタ領域（１９）の前記第１部分（１５）お
よび第２部分（１４）においてゲート領域（３１，３
２）によってドレーン領域（４６，４８）から離間され
たソース領域（４５，４７）を形成する段階； 前記コレクタ領域（２５）の側壁（７１）と、前記エミ
ッタ領域（４４）と、前記ＭＯＳトランジスタの第１部
分（１５）および第２部分（１４）のゲート領域（２
２，３２）とにおいて誘電スペーサ（５４）を形成する
段階； 前記ソース領域（４５，４７）と、ドレーン領域（４
６，４８）と、非活性ベース領域（３３）とに、第１導
電型の不純物を与える段階； 前記コレクタ領域（２５）の側壁（７１）と、前記エミ
ッタ（４４）と、前記ＭＯＳトランジスタの第１部分
（１５）および第２部分（１４）の前記ゲート領域（２
２，３２）とにおいて誘電スペーサ（５４）を拡大する
段階；および 前記非活性ベース領域（３３）と、前記コレクタ領域
（２５）と、前記エミッタ領域（４４）と、前記ドレー
ン領域（４６，４８）と、前記ゲート領域（３１，３
２）と、前記ソース領域（４５，４７）とにケイ化物を
形成する段階； によって構成されることを特徴とする方法。
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