JPH10270580A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10270580A JPH10270580A JP9068587A JP6858797A JPH10270580A JP H10270580 A JPH10270580 A JP H10270580A JP 9068587 A JP9068587 A JP 9068587A JP 6858797 A JP6858797 A JP 6858797A JP H10270580 A JPH10270580 A JP H10270580A
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- electrode
- epitaxial layer
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Abstract
(57)【要約】
【課題】 本発明は、縦型バイポーラトランジスタと同
一基板上に形成するのに適した構造を有する電界効果ト
ランジスタの製造方法及びこの電界効果トランジスタと
縦型バイポーラトランジスタとを同一半導体基板上に構
成する製造方法を提供することを課題とする。 【解決手段】 ｎ型エピタキシャル層１３上に開口部１
９を形成する際、ｎ型エピタキシャル層１３及び周囲の
フィールドＳｉＯ2 膜１６を覆うｐ+ 型ポリシリコン層
１７を分断してソース／ドレイン引出し電極１７ａ、１
７ｂを形成し、開口部１９内の露出面を酸化してゲート
酸化膜２０、分離用酸化膜２１ａ、２１ｂを形成し、ゲ
ート酸化膜２０上にｎ+ 型ポリシリコン層からなるゲー
ト下層電極２２ａを形成すると共に、ソース／ドレイン
引出し電極１７ａ、１７ｂからｐ型不純物を拡散させて
ｐ型ソース／ドレイン領域２３ａ、２３ｂを形成する。
一基板上に形成するのに適した構造を有する電界効果ト
ランジスタの製造方法及びこの電界効果トランジスタと
縦型バイポーラトランジスタとを同一半導体基板上に構
成する製造方法を提供することを課題とする。 【解決手段】 ｎ型エピタキシャル層１３上に開口部１
９を形成する際、ｎ型エピタキシャル層１３及び周囲の
フィールドＳｉＯ2 膜１６を覆うｐ+ 型ポリシリコン層
１７を分断してソース／ドレイン引出し電極１７ａ、１
７ｂを形成し、開口部１９内の露出面を酸化してゲート
酸化膜２０、分離用酸化膜２１ａ、２１ｂを形成し、ゲ
ート酸化膜２０上にｎ+ 型ポリシリコン層からなるゲー
ト下層電極２２ａを形成すると共に、ソース／ドレイン
引出し電極１７ａ、１７ｂからｐ型不純物を拡散させて
ｐ型ソース／ドレイン領域２３ａ、２３ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に縦型バイポーラトランジスタの構造と類
似する構造をもつ電界効果トランジスタの製造方法及び
この電界効果トランジスタと縦型バイポーラトランジス
タとを同一半導体基板上に構成する製造方法に関するも
のである。
法に係り、特に縦型バイポーラトランジスタの構造と類
似する構造をもつ電界効果トランジスタの製造方法及び
この電界効果トランジスタと縦型バイポーラトランジス
タとを同一半導体基板上に構成する製造方法に関するも
のである。
【０００２】
【従来の技術】バイポーラ（Bipolar ）トランジスタ
は、アナログ用途から高速の論理回路素子領域まで、非
常に広い範囲の用途に適した素子として用いられてい
る。反面、バイポーラトランジスタは消費電力が大きい
ため、集積できる素子数には限界があった。このため、
バイポーラトランジスタと同一基板上に、多くの他の機
能を有する素子を形成することにより、回路構成上の自
由度が増大し、更に用途も拡大することが期待された。
は、アナログ用途から高速の論理回路素子領域まで、非
常に広い範囲の用途に適した素子として用いられてい
る。反面、バイポーラトランジスタは消費電力が大きい
ため、集積できる素子数には限界があった。このため、
バイポーラトランジスタと同一基板上に、多くの他の機
能を有する素子を形成することにより、回路構成上の自
由度が増大し、更に用途も拡大することが期待された。
【０００３】特に、縦型バイポーラトランジスタとＣＭ
ＯＳ（Complementary Metal OxideSemiconductor ）ト
ランジスタとを同一基板に形成したＢｉＣＭＯＳは、バ
イポーラトの高速性とＣＭＯＳの高集積性、低消費電力
性とを合わせもつことから、多くの例が提案され、実用
化されている。
ＯＳ（Complementary Metal OxideSemiconductor ）ト
ランジスタとを同一基板に形成したＢｉＣＭＯＳは、バ
イポーラトの高速性とＣＭＯＳの高集積性、低消費電力
性とを合わせもつことから、多くの例が提案され、実用
化されている。
【０００４】
【発明が解決しようとする課題】しかし、このようなＢ
ｉＭＯＳを実現する場合、縦方向デバイスであるバイポ
ーラトランジスタと横方向デバイスであるＭＯＳトラン
ジスタとを同一基板上に作製しなければならないため、
互いの製造工程の共通化を図ってはいるものの、多くの
プロセスステップの追加により製造コストが増加すると
いう問題があり、またこの製造コストと素子特性とはト
レードオフ（trade off ）の関係になることが一般的で
あった。
ｉＭＯＳを実現する場合、縦方向デバイスであるバイポ
ーラトランジスタと横方向デバイスであるＭＯＳトラン
ジスタとを同一基板上に作製しなければならないため、
互いの製造工程の共通化を図ってはいるものの、多くの
プロセスステップの追加により製造コストが増加すると
いう問題があり、またこの製造コストと素子特性とはト
レードオフ（trade off ）の関係になることが一般的で
あった。
【０００５】また、バイポーラトランジスタは、そのｆ
T （遮断周波数）特性向上のため、エミッタを形成する
際に、浅い接合形成と電極の信頼性向上を兼ねて、ポリ
シリコン層から不純物を導入する方法が採用されてい
る。このために、超高速バイポーラトランジスタにおい
ては、エミッタ引出し電極及びベース引出し電極に、エ
ミッタ領域及びベース領域を形成するための不純物拡散
源ともなるポリシリコン層を用いる、いわゆる２層ポリ
シリコン（Double Poly Si）構造が提案されている。従
って、縦型バイポーラトランジスタ、特に２層ポリシリ
コン構造のバイポーラトランジスタと同一基板上に形成
する際に、最小限の工程の追加で済む構造のＭＯＳトラ
ンジスタの製造方法の開発が要請されていた。
T （遮断周波数）特性向上のため、エミッタを形成する
際に、浅い接合形成と電極の信頼性向上を兼ねて、ポリ
シリコン層から不純物を導入する方法が採用されてい
る。このために、超高速バイポーラトランジスタにおい
ては、エミッタ引出し電極及びベース引出し電極に、エ
ミッタ領域及びベース領域を形成するための不純物拡散
源ともなるポリシリコン層を用いる、いわゆる２層ポリ
シリコン（Double Poly Si）構造が提案されている。従
って、縦型バイポーラトランジスタ、特に２層ポリシリ
コン構造のバイポーラトランジスタと同一基板上に形成
する際に、最小限の工程の追加で済む構造のＭＯＳトラ
ンジスタの製造方法の開発が要請されていた。
【０００６】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、縦型バイポーラトランジスタと同一基
板上に形成するのに適した構造を有するＭＯＳトランジ
スタの製造方法及びこの電界効果トランジスタと縦型バ
イポーラトランジスタとを同一半導体基板上に構成する
製造方法を提供することを目的とする。
れたものであり、縦型バイポーラトランジスタと同一基
板上に形成するのに適した構造を有するＭＯＳトランジ
スタの製造方法及びこの電界効果トランジスタと縦型バ
イポーラトランジスタとを同一半導体基板上に構成する
製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法によって解決される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に第１導電型のエピタキシャル層を成長させる第１
の工程と、基体全面にフィールド絶縁膜を形成し、エピ
タキシャル層上のフィールド絶縁膜を選択的に除去して
第１の開口部を形成し、第１の開口部及びその周囲のフ
ィールド絶縁膜を覆う第２導電型の導電体層を形成し、
導電体層上に絶縁膜を形成する第２の工程と、第１の開
口部におけるエピタキシャル層上の絶縁膜及び導電体層
を選択的に除去して、第２の開口部を形成すると共に、
導電体層を分断してそれぞれの一端がエピタキシャル層
に接しているソース引出し電極及びドレイン引出し電極
をそれぞれ形成する第３の工程と、第２の開口部内に露
出したエピタキシャル層表面並びにソース引出し電極側
面及びドレイン引出し電極側面を酸化して、ゲート酸化
膜並びに第１及び第２の酸化膜をそれぞれ形成する第４
の工程と、ゲート酸化膜上にゲート電極を形成する第５
の工程と、ソース引出し電極及びドレイン引出し電極か
ら第２導電型の不純物を拡散して、ゲート酸化膜両端の
エピタキシャル層表面にソース領域及びドレイン領域を
それぞれ形成する第６の工程とを含むことを特徴とす
る。
明に係る半導体装置の製造方法によって解決される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に第１導電型のエピタキシャル層を成長させる第１
の工程と、基体全面にフィールド絶縁膜を形成し、エピ
タキシャル層上のフィールド絶縁膜を選択的に除去して
第１の開口部を形成し、第１の開口部及びその周囲のフ
ィールド絶縁膜を覆う第２導電型の導電体層を形成し、
導電体層上に絶縁膜を形成する第２の工程と、第１の開
口部におけるエピタキシャル層上の絶縁膜及び導電体層
を選択的に除去して、第２の開口部を形成すると共に、
導電体層を分断してそれぞれの一端がエピタキシャル層
に接しているソース引出し電極及びドレイン引出し電極
をそれぞれ形成する第３の工程と、第２の開口部内に露
出したエピタキシャル層表面並びにソース引出し電極側
面及びドレイン引出し電極側面を酸化して、ゲート酸化
膜並びに第１及び第２の酸化膜をそれぞれ形成する第４
の工程と、ゲート酸化膜上にゲート電極を形成する第５
の工程と、ソース引出し電極及びドレイン引出し電極か
ら第２導電型の不純物を拡散して、ゲート酸化膜両端の
エピタキシャル層表面にソース領域及びドレイン領域を
それぞれ形成する第６の工程とを含むことを特徴とす
る。
【０００８】このように請求項１に係る半導体装置の製
造方法によれば、第２の開口部内に露出しているエピタ
キシャル層表面並びにソース引出し電極側面及びドレイ
ン引出し電極側面を酸化して、ゲート酸化膜並びに第１
及び第２の酸化膜をそれぞれ形成した後、第２導電型の
導電体層からなるソース引出し電極及びドレイン引出し
電極から第２導電型の不純物を拡散させて、ゲート酸化
膜に対して自己整合的にソース領域及びドレイン領域を
それぞれ形成しているため、従来のポリシリコン層から
なるゲート電極をマスクとする不純物イオンの注入によ
りソース領域及びドレイン領域をそれぞれ形成する方法
と比較すると、イオン注入工程によりゲート酸化膜がダ
メージを受けることが回避される。また、同様に、ゲー
ト酸化膜直下のチャネル領域においてもイオン注入工程
によるダメージによりその結晶性が破損されることが回
避される。従って、電界効果トランジスタの素子特性及
び信頼性が向上する。
造方法によれば、第２の開口部内に露出しているエピタ
キシャル層表面並びにソース引出し電極側面及びドレイ
ン引出し電極側面を酸化して、ゲート酸化膜並びに第１
及び第２の酸化膜をそれぞれ形成した後、第２導電型の
導電体層からなるソース引出し電極及びドレイン引出し
電極から第２導電型の不純物を拡散させて、ゲート酸化
膜に対して自己整合的にソース領域及びドレイン領域を
それぞれ形成しているため、従来のポリシリコン層から
なるゲート電極をマスクとする不純物イオンの注入によ
りソース領域及びドレイン領域をそれぞれ形成する方法
と比較すると、イオン注入工程によりゲート酸化膜がダ
メージを受けることが回避される。また、同様に、ゲー
ト酸化膜直下のチャネル領域においてもイオン注入工程
によるダメージによりその結晶性が破損されることが回
避される。従って、電界効果トランジスタの素子特性及
び信頼性が向上する。
【０００９】また、ゲート酸化膜の幅は第２の開口部の
幅に規定され、ゲート酸化膜下へのソース領域及びｐ型
ドレイン領域のはみだしはソース引出し電極及びドレイ
ン引出し電極からの不純物拡散の拡散長に規定されるた
め、第２の開口部のマスク寸法とソース引出し電極及び
ドレイン引出し電極からの不純物の拡散条件を高精度に
制御することにより、ゲート長を高精度に微細化するこ
とが可能になる。従って、電界効果トランジスタの高密
度化及び高集積化が実現されると共に、チップ面積の縮
小化によるチップのコストダウンも実現される。また、
上記請求項１に係る半導体装置の製造方法において、前
記導電体層がポリシリコン層であること、或いはまた、
ＷＳｉX （タングステンシリサイド）に代表されるシリ
コンと高融点金属との合金層であることが好適である。
幅に規定され、ゲート酸化膜下へのソース領域及びｐ型
ドレイン領域のはみだしはソース引出し電極及びドレイ
ン引出し電極からの不純物拡散の拡散長に規定されるた
め、第２の開口部のマスク寸法とソース引出し電極及び
ドレイン引出し電極からの不純物の拡散条件を高精度に
制御することにより、ゲート長を高精度に微細化するこ
とが可能になる。従って、電界効果トランジスタの高密
度化及び高集積化が実現されると共に、チップ面積の縮
小化によるチップのコストダウンも実現される。また、
上記請求項１に係る半導体装置の製造方法において、前
記導電体層がポリシリコン層であること、或いはまた、
ＷＳｉX （タングステンシリサイド）に代表されるシリ
コンと高融点金属との合金層であることが好適である。
【００１０】また、請求項４に係る半導体装置の製造方
法は、半導体基板上に第１導電型のエピタキシャル層を
成長させ、エピタキシャル層を電界効果トランジスタ領
域の第１のエピタキシャル層とバイポーラトランジスタ
領域の第２のエピタキシャル層とに分離する第１の工程
と、基体全面にフィールド絶縁膜を形成し、第１及び第
２のエピタキシャル層上のフィールド絶縁膜を選択的に
除去して第１及び第２の開口部をそれぞれ形成し、第１
及び第２の開口部及びそれらの周囲のフィールド絶縁膜
を覆う第２導電型の第１及び第２の導電体層をそれぞれ
形成し、第１及び第２の導電体層上に絶縁膜を形成する
第２の工程と、第１の開口部における第１のエピタキシ
ャル層上の絶縁膜及び第１の導電体層を選択的に除去し
て、第３の開口部を形成すると共に、第１の導電体層を
分断してそれぞれの一端が第１のエピタキシャル層に接
しているソース引出し電極及びドレイン引出し電極を形
成する第３の工程と、第３の開口部内に露出した第１の
エピタキシャル層表面並びにソース引出し電極側面及び
ドレイン引出し電極側面を酸化して、ゲート酸化膜並び
に第１及び第２の酸化膜をそれぞれ形成し、基体全面に
第１導電型の第３の導電体層を堆積する第４の工程と、
第２の開口部における第２のエピタキシャル層上の第３
の導電体層、絶縁膜、及び第１の導電体層を選択的に除
去して、第４の開口部を形成すると共に、一端が第２の
エピタキシャル層に接している第２の導電体層からなる
ベース引出し電極を形成する第５の工程と、第４の開口
部内に露出した第２のエピタキシャル層表面に第２導電
型の不純物を添加して真性ベース領域を形成した後、第
４の開口部側壁にサイドウォールスペーサを形成する第
６の工程と、基体全面に第１導電型の第４の導電体層を
形成し、第４の導電体層から第１導電型の不純物を拡散
して真性ベース領域表面にエミッタ領域を形成すると共
に、ソース引出し電極及びドレイン引出し電極から第２
導電型の不純物を拡散してゲート酸化膜両端の第１のエ
ピタキシャル層表面にソース領域及びドレイン領域をそ
れぞれ形成し、ベース引出し電極から第２導電型の不純
物を拡散して真性ベース領域に接するグラフトベース領
域を第２のエピタキシャル層表面に形成する第７の工程
と、第４の導電体層及び第３の導電体層をパターニング
して、ゲート酸化膜上にゲート下層電極を、エミッタ領
域上にエミッタ引出し電極を、それぞれ形成する第８の
工程と、ソース引出し電極上及びドレイン引出し電極上
の絶縁膜並びに第２のエピタキシャル層上の絶縁膜及び
フィールド絶縁膜を選択的に除去して第５乃至第７の開
口部をそれぞれ形成し、ソース引出し電極上に第５の開
口部を介してソース電極を、ドレイン引出し電極上に第
６の開口部を介してドレイン電極を、第２のエピタキシ
ャル層上に第７の開口部を介してコレクタ電極を、それ
ぞれ形成すると共に、ゲート下層電極上にゲート電極
を、エミッタ引出し電極上にエミッタ電極を、それぞれ
形成する第９の工程とを含むことを特徴とする。
法は、半導体基板上に第１導電型のエピタキシャル層を
成長させ、エピタキシャル層を電界効果トランジスタ領
域の第１のエピタキシャル層とバイポーラトランジスタ
領域の第２のエピタキシャル層とに分離する第１の工程
と、基体全面にフィールド絶縁膜を形成し、第１及び第
２のエピタキシャル層上のフィールド絶縁膜を選択的に
除去して第１及び第２の開口部をそれぞれ形成し、第１
及び第２の開口部及びそれらの周囲のフィールド絶縁膜
を覆う第２導電型の第１及び第２の導電体層をそれぞれ
形成し、第１及び第２の導電体層上に絶縁膜を形成する
第２の工程と、第１の開口部における第１のエピタキシ
ャル層上の絶縁膜及び第１の導電体層を選択的に除去し
て、第３の開口部を形成すると共に、第１の導電体層を
分断してそれぞれの一端が第１のエピタキシャル層に接
しているソース引出し電極及びドレイン引出し電極を形
成する第３の工程と、第３の開口部内に露出した第１の
エピタキシャル層表面並びにソース引出し電極側面及び
ドレイン引出し電極側面を酸化して、ゲート酸化膜並び
に第１及び第２の酸化膜をそれぞれ形成し、基体全面に
第１導電型の第３の導電体層を堆積する第４の工程と、
第２の開口部における第２のエピタキシャル層上の第３
の導電体層、絶縁膜、及び第１の導電体層を選択的に除
去して、第４の開口部を形成すると共に、一端が第２の
エピタキシャル層に接している第２の導電体層からなる
ベース引出し電極を形成する第５の工程と、第４の開口
部内に露出した第２のエピタキシャル層表面に第２導電
型の不純物を添加して真性ベース領域を形成した後、第
４の開口部側壁にサイドウォールスペーサを形成する第
６の工程と、基体全面に第１導電型の第４の導電体層を
形成し、第４の導電体層から第１導電型の不純物を拡散
して真性ベース領域表面にエミッタ領域を形成すると共
に、ソース引出し電極及びドレイン引出し電極から第２
導電型の不純物を拡散してゲート酸化膜両端の第１のエ
ピタキシャル層表面にソース領域及びドレイン領域をそ
れぞれ形成し、ベース引出し電極から第２導電型の不純
物を拡散して真性ベース領域に接するグラフトベース領
域を第２のエピタキシャル層表面に形成する第７の工程
と、第４の導電体層及び第３の導電体層をパターニング
して、ゲート酸化膜上にゲート下層電極を、エミッタ領
域上にエミッタ引出し電極を、それぞれ形成する第８の
工程と、ソース引出し電極上及びドレイン引出し電極上
の絶縁膜並びに第２のエピタキシャル層上の絶縁膜及び
フィールド絶縁膜を選択的に除去して第５乃至第７の開
口部をそれぞれ形成し、ソース引出し電極上に第５の開
口部を介してソース電極を、ドレイン引出し電極上に第
６の開口部を介してドレイン電極を、第２のエピタキシ
ャル層上に第７の開口部を介してコレクタ電極を、それ
ぞれ形成すると共に、ゲート下層電極上にゲート電極
を、エミッタ引出し電極上にエミッタ電極を、それぞれ
形成する第９の工程とを含むことを特徴とする。
【００１１】このように請求項４に係る半導体装置の製
造方法においては、電界効果トランジスタ領域の第１の
エピタキシャル層上の第１の開口部及びその周囲のフィ
ールド絶縁膜を覆う第２導電型の第１の導電体層とバイ
ポーラトランジスタ領域の第２のエピタキシャル層上の
第２の開口部及びその周囲のフィールド絶縁膜を覆う第
２導電型の第２の導電体層とをそれぞれ同時に形成した
後、第１のエピタキシャル層上に第３の開口部を形成す
る際に、第１の導電体層からなる電界効果トランジスタ
のソース引出し電極及びドレイン引出し電極を形成する
と共に、第２のエピタキシャル層上に第４の開口部を形
成する際に、第２の導電体層からなるバイポーラトラン
ジスタのベース引出し電極を形成している工程や、電界
効果トランジスタのソース引出し電極及びドレイン引出
し電極から第２導電型の不純物を拡散させて第１のエピ
タキシャル層表面にソース領域及びドレイン領域をそれ
ぞれ形成すると同時に、第４の導電体層から第１導電型
の不純物を拡散させてバイポーラトランジスタの真性ベ
ース領域表面にエミッタ領域を、バイポーラトランジス
タのベース引出し電極から第２導電型の不純物を拡散さ
せて真性ベース領域に隣接するグラフトベース領域をそ
れぞれ形成している工程など、電界効果トランジスタの
製造工程と２層ポリシリコン構造の縦型バイポーラトラ
ンジスタの製造工程の多くを共通化していることによ
り、２層ポリシリコン構造の縦型バイポーラトランジス
タを作製する際に、その製造工程に数工程を追加するの
みで、この縦型バイポーラトランジスタの素子特性を劣
化させることなく、同一基板上に上記請求項１に係る電
界効果トランジスタが容易に作製される。従って、２層
ポリシリコン構造の縦型バイポーラトランジスタと高密
度化、高集積化された高性能、高信頼性の電界効果トラ
ンジスタとを同一基板上に作製する際に、工程数の大幅
な増加が抑制され、低コスト化が実現される。
造方法においては、電界効果トランジスタ領域の第１の
エピタキシャル層上の第１の開口部及びその周囲のフィ
ールド絶縁膜を覆う第２導電型の第１の導電体層とバイ
ポーラトランジスタ領域の第２のエピタキシャル層上の
第２の開口部及びその周囲のフィールド絶縁膜を覆う第
２導電型の第２の導電体層とをそれぞれ同時に形成した
後、第１のエピタキシャル層上に第３の開口部を形成す
る際に、第１の導電体層からなる電界効果トランジスタ
のソース引出し電極及びドレイン引出し電極を形成する
と共に、第２のエピタキシャル層上に第４の開口部を形
成する際に、第２の導電体層からなるバイポーラトラン
ジスタのベース引出し電極を形成している工程や、電界
効果トランジスタのソース引出し電極及びドレイン引出
し電極から第２導電型の不純物を拡散させて第１のエピ
タキシャル層表面にソース領域及びドレイン領域をそれ
ぞれ形成すると同時に、第４の導電体層から第１導電型
の不純物を拡散させてバイポーラトランジスタの真性ベ
ース領域表面にエミッタ領域を、バイポーラトランジス
タのベース引出し電極から第２導電型の不純物を拡散さ
せて真性ベース領域に隣接するグラフトベース領域をそ
れぞれ形成している工程など、電界効果トランジスタの
製造工程と２層ポリシリコン構造の縦型バイポーラトラ
ンジスタの製造工程の多くを共通化していることによ
り、２層ポリシリコン構造の縦型バイポーラトランジス
タを作製する際に、その製造工程に数工程を追加するの
みで、この縦型バイポーラトランジスタの素子特性を劣
化させることなく、同一基板上に上記請求項１に係る電
界効果トランジスタが容易に作製される。従って、２層
ポリシリコン構造の縦型バイポーラトランジスタと高密
度化、高集積化された高性能、高信頼性の電界効果トラ
ンジスタとを同一基板上に作製する際に、工程数の大幅
な増加が抑制され、低コスト化が実現される。
【００１２】また、上記請求項４に係る半導体装置の製
造方法において、前記第１及び第２の導電体層が、ポリ
シリコン層であること、或いはまたＷＳｉX に代表され
るシリコンと高融点金属との合金層であることが好適で
ある。
造方法において、前記第１及び第２の導電体層が、ポリ
シリコン層であること、或いはまたＷＳｉX に代表され
るシリコンと高融点金属との合金層であることが好適で
ある。
【００１３】また、請求項７に係る半導体装置の製造方
法は、上記請求項４に係る半導体装置の製造方法におい
て、前記第６の工程の代わりに、第４の開口部内に露出
した第２のエピタキシャル層上に第２導電型の真性ベー
ス領域をエピタキシャル成長させた後、第４の開口部側
壁にサイドウォールスペーサを形成する第６の工程を含
むことを特徴とする。
法は、上記請求項４に係る半導体装置の製造方法におい
て、前記第６の工程の代わりに、第４の開口部内に露出
した第２のエピタキシャル層上に第２導電型の真性ベー
ス領域をエピタキシャル成長させた後、第４の開口部側
壁にサイドウォールスペーサを形成する第６の工程を含
むことを特徴とする。
【００１４】このように請求項７に係る半導体装置の製
造方法においては、バイポーラトランジスタ領域の第４
の開口部内に露出した第２のエピタキシャル層表面に例
えばイオン注入法を用いて不純物を添加して真性ベース
領域を形成する代わりに、第４の開口部内に露出した第
２のエピタキシャル層上に例えば選択エピタキシャル技
術を用いて真性ベース領域を成長させることにより、電
界効果トランジスタのゲート酸化膜がイオン注入工程に
よりダメージを受けることが回避されるため、バイポー
ラトランジスタと同一基板上に作製される電界効果トラ
ンジスタの素子特性及び信頼性が上記請求項４に係る場
合以上に向上する。
造方法においては、バイポーラトランジスタ領域の第４
の開口部内に露出した第２のエピタキシャル層表面に例
えばイオン注入法を用いて不純物を添加して真性ベース
領域を形成する代わりに、第４の開口部内に露出した第
２のエピタキシャル層上に例えば選択エピタキシャル技
術を用いて真性ベース領域を成長させることにより、電
界効果トランジスタのゲート酸化膜がイオン注入工程に
よりダメージを受けることが回避されるため、バイポー
ラトランジスタと同一基板上に作製される電界効果トラ
ンジスタの素子特性及び信頼性が上記請求項４に係る場
合以上に向上する。
【００１５】また、上記請求項４に係る半導体装置の製
造方法と同様に、後に電界効果トランジスタのソース引
出し電極及びドレイン引出し電極となる第２導電型の第
１の導電体層と後にバイポーラトランジスタのベース引
出し電極となる第２導電型の第２の導電体層とをそれぞ
れ同時に形成している工程や、導電体層等からの不純物
拡散により、電界効果トランジスタのソース領域及びド
レイン領域をそれぞれ形成すると同時に、バイポーラト
ランジスタのエミッタ領域及びグラフトベース領域をそ
れぞれ形成している工程など、両トランジスタの製造工
程の多くを共通化していることにより、２層ポリシリコ
ン構造の縦型バイポーラトランジスタの製造工程に数工
程を追加するのみで、この縦型バイポーラトランジスタ
の素子特性を劣化させることなく、同一基板上に高密度
化、高集積化された高性能、高信頼性の電界効果トラン
ジスタが容易に作製されるため、工程数の大幅な増加が
抑制されて、チップのコストダウンによる低コスト化が
実現される。
造方法と同様に、後に電界効果トランジスタのソース引
出し電極及びドレイン引出し電極となる第２導電型の第
１の導電体層と後にバイポーラトランジスタのベース引
出し電極となる第２導電型の第２の導電体層とをそれぞ
れ同時に形成している工程や、導電体層等からの不純物
拡散により、電界効果トランジスタのソース領域及びド
レイン領域をそれぞれ形成すると同時に、バイポーラト
ランジスタのエミッタ領域及びグラフトベース領域をそ
れぞれ形成している工程など、両トランジスタの製造工
程の多くを共通化していることにより、２層ポリシリコ
ン構造の縦型バイポーラトランジスタの製造工程に数工
程を追加するのみで、この縦型バイポーラトランジスタ
の素子特性を劣化させることなく、同一基板上に高密度
化、高集積化された高性能、高信頼性の電界効果トラン
ジスタが容易に作製されるため、工程数の大幅な増加が
抑制されて、チップのコストダウンによる低コスト化が
実現される。
【００１６】また、上記請求項７に係る半導体装置の製
造方法において、前記真性ベース領域がシリコン層から
なること、或いはまたＳｉ1-X ＧｅX （シリコン−ゲル
マニウム）層からなり、第２のエピタキシャル層とヘテ
ロ接合をなしていることが好適である。
造方法において、前記真性ベース領域がシリコン層から
なること、或いはまたＳｉ1-X ＧｅX （シリコン−ゲル
マニウム）層からなり、第２のエピタキシャル層とヘテ
ロ接合をなしていることが好適である。
【００１７】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図８はそれぞれ本発明の第１
の実施形態に係る半導体装置の製造方法を説明するため
の工程断面図である。先ず、ｐ型Ｓｉ基板１１上にｎ+
型埋め込み層１２を形成した後、エピタキシャル成長法
を用いて、これらｐ型Ｓｉ基板１１及びｎ+ 型埋め込み
層１２上に、抵抗０．３〜５．０Ωｃｍ程度、厚さ０．
５〜２．５μｍ程度のｎ型エピタキシャル層１３を成長
させる（図１参照）。
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図８はそれぞれ本発明の第１
の実施形態に係る半導体装置の製造方法を説明するため
の工程断面図である。先ず、ｐ型Ｓｉ基板１１上にｎ+
型埋め込み層１２を形成した後、エピタキシャル成長法
を用いて、これらｐ型Ｓｉ基板１１及びｎ+ 型埋め込み
層１２上に、抵抗０．３〜５．０Ωｃｍ程度、厚さ０．
５〜２．５μｍ程度のｎ型エピタキシャル層１３を成長
させる（図１参照）。
【００１８】次いで、ＬＯＣＯＳ（Local Oxidation of
Silicon；選択酸化）法を用いて、素子分離領域のｎ型
エピタキシャル層１３表面にＬＯＣＯＳ膜１４を形成し
て、ＭＯＳトランジスタのアクティブ領域をなすｎ型エ
ピタキシャル層１３の分離を行う。
Silicon；選択酸化）法を用いて、素子分離領域のｎ型
エピタキシャル層１３表面にＬＯＣＯＳ膜１４を形成し
て、ＭＯＳトランジスタのアクティブ領域をなすｎ型エ
ピタキシャル層１３の分離を行う。
【００１９】続いて、基体表面の平滑化を行い、ＬＯＣ
ＯＳ膜１４下のｎ型エピタキシャル層１３界面にｐ型チ
ャネルストッパ拡散層１５を形成する。そして例えばＣ
ＶＤ（Chemical Vapor Deposition ）法を用いて、基体
全面に厚さ５０〜２００ｎｍ程度のＳｉＯ2 膜からなる
フィールド酸化膜１６を堆積する（図２参照）。
ＯＳ膜１４下のｎ型エピタキシャル層１３界面にｐ型チ
ャネルストッパ拡散層１５を形成する。そして例えばＣ
ＶＤ（Chemical Vapor Deposition ）法を用いて、基体
全面に厚さ５０〜２００ｎｍ程度のＳｉＯ2 膜からなる
フィールド酸化膜１６を堆積する（図２参照）。
【００２０】次いで、フィールド酸化膜１６を選択的に
エッチング除去して、ＬＯＣＯＳ膜１４に囲まれたアク
ティブ領域のｎ型エピタキシャル層１３上に開口部を形
成する。そして、基体全面に厚さ８０〜２５０ｎｍ程度
のポリシリコン層を堆積した後、このポリシリコン層全
面に例えばＢ+ 又はＢＦ2 + をイオン注入してｐ+ 型ポ
リシリコン層１７とする。続いて、フォトリソグラフィ
技術及びドライエッチング法を用いてこのｐ+ 型ポリシ
リコン層１７を加工し、開口部内のｎ型エピタキシャル
層１３及び開口部周囲のフィールド酸化膜１６を覆う形
状のｐ+ 型ポリシリコン層１７を形成する（図３参
照）。
エッチング除去して、ＬＯＣＯＳ膜１４に囲まれたアク
ティブ領域のｎ型エピタキシャル層１３上に開口部を形
成する。そして、基体全面に厚さ８０〜２５０ｎｍ程度
のポリシリコン層を堆積した後、このポリシリコン層全
面に例えばＢ+ 又はＢＦ2 + をイオン注入してｐ+ 型ポ
リシリコン層１７とする。続いて、フォトリソグラフィ
技術及びドライエッチング法を用いてこのｐ+ 型ポリシ
リコン層１７を加工し、開口部内のｎ型エピタキシャル
層１３及び開口部周囲のフィールド酸化膜１６を覆う形
状のｐ+ 型ポリシリコン層１７を形成する（図３参
照）。
【００２１】次いで、例えばＣＶＤ法を用いて、基体全
面に厚さ２００〜５００ｎｍ程度のＳｉＯ2 膜からなる
層間絶縁膜１８を堆積する。続いて、フォトリソグラフ
ィ技術及びドライエッチング法を用いて、層間絶縁膜１
８及びｐ+ 型ポリシリコン層１７を選択的にエッチング
除去し、アクティブ領域のｎ型エピタキシャル層１３上
に開口部１９を形成する。このとき、ｐ+ 型ポリシリコ
ン層１７はこの開口部１９によって２つに分断され、そ
れぞれの一端がｎ型エピタキシャル層１３に接している
ソース引出し電極１７ａ及びドレイン引出し電極１７ｂ
となる（図４参照）。
面に厚さ２００〜５００ｎｍ程度のＳｉＯ2 膜からなる
層間絶縁膜１８を堆積する。続いて、フォトリソグラフ
ィ技術及びドライエッチング法を用いて、層間絶縁膜１
８及びｐ+ 型ポリシリコン層１７を選択的にエッチング
除去し、アクティブ領域のｎ型エピタキシャル層１３上
に開口部１９を形成する。このとき、ｐ+ 型ポリシリコ
ン層１７はこの開口部１９によって２つに分断され、そ
れぞれの一端がｎ型エピタキシャル層１３に接している
ソース引出し電極１７ａ及びドレイン引出し電極１７ｂ
となる（図４参照）。
【００２２】次いで、例えば温度９００℃のＯ2 （酸
素）雰囲気中において、開口部１９内に露出しているｎ
型エピタキシャル層１３表面、ソース引出し電極１７ａ
側面、及び前記ドレイン引出し電極１７ｂ側面の酸化を
行う。こうして、ｎ型エピタキシャル層１３上に厚さ５
〜３０ｎｍ程度のゲート酸化膜２０を形成すると共に、
ソース引出し電極１７ａ側面及び前記ドレイン引出し電
極１７ｂ側面に分離用酸化膜２１ａ、２１ｂをそれぞれ
形成する。なお、これらの分離用酸化膜２１ａ、２１ｂ
は、後の工程においてゲート酸化膜２０上にゲート下層
電極を形成する際に、このゲート下層電極とソース引出
し電極１７ａ及び前記ドレイン引出し電極１７ｂとを絶
縁分離するためのものである（図５参照）。
素）雰囲気中において、開口部１９内に露出しているｎ
型エピタキシャル層１３表面、ソース引出し電極１７ａ
側面、及び前記ドレイン引出し電極１７ｂ側面の酸化を
行う。こうして、ｎ型エピタキシャル層１３上に厚さ５
〜３０ｎｍ程度のゲート酸化膜２０を形成すると共に、
ソース引出し電極１７ａ側面及び前記ドレイン引出し電
極１７ｂ側面に分離用酸化膜２１ａ、２１ｂをそれぞれ
形成する。なお、これらの分離用酸化膜２１ａ、２１ｂ
は、後の工程においてゲート酸化膜２０上にゲート下層
電極を形成する際に、このゲート下層電極とソース引出
し電極１７ａ及び前記ドレイン引出し電極１７ｂとを絶
縁分離するためのものである（図５参照）。
【００２３】次いで、基体全面に、例えばＰ（燐）やＡ
ｓ（砒素）などのｎ型不純物を含有するｎ+ 型ポリシリ
コン層を堆積する。なお、このｎ+ 型ポリシリコン層２
２の代わりに、ｎ+ 型アモルフアスシリコン層を堆積し
てもよい（図６参照）。次いで、このｎ+ 型ポリシリコ
ン層２２を所定の形状にパターニングして、開口部１９
内のゲート酸化膜２０上にｎ+ 型ポリシリコン層からな
るゲート下層電極２２ａを形成する。
ｓ（砒素）などのｎ型不純物を含有するｎ+ 型ポリシリ
コン層を堆積する。なお、このｎ+ 型ポリシリコン層２
２の代わりに、ｎ+ 型アモルフアスシリコン層を堆積し
てもよい（図６参照）。次いで、このｎ+ 型ポリシリコ
ン層２２を所定の形状にパターニングして、開口部１９
内のゲート酸化膜２０上にｎ+ 型ポリシリコン層からな
るゲート下層電極２２ａを形成する。
【００２４】また一方、ソース引出し電極１７ａ及びド
レイン引出し電極１７ｂからはｐ型不純物を拡散させ
て、ゲート酸化膜２０両端部のｎ型エピタキシャル層１
３表面にｐ型ソース領域２３ａ及びｐ型ドレイン領域２
３ｂをそれぞれ形成する。そして、ｐ型ソース領域２３
ａ及びｐ型ドレイン領域２３ｂ間に挟まれたゲート酸化
膜２０直下のｎ型エピタキシャル層１３表面がＭＯＳト
ランジスタのチャネル領域２４になる。また、前述した
ように、ソース引出し電極１７ａ及びドレイン引出し電
極１７ｂとゲート下層電極２２ａとは、その間に介在す
る分離用酸化膜２１ａ、２１ｂ等によって絶縁分離され
ている（図７参照）。
レイン引出し電極１７ｂからはｐ型不純物を拡散させ
て、ゲート酸化膜２０両端部のｎ型エピタキシャル層１
３表面にｐ型ソース領域２３ａ及びｐ型ドレイン領域２
３ｂをそれぞれ形成する。そして、ｐ型ソース領域２３
ａ及びｐ型ドレイン領域２３ｂ間に挟まれたゲート酸化
膜２０直下のｎ型エピタキシャル層１３表面がＭＯＳト
ランジスタのチャネル領域２４になる。また、前述した
ように、ソース引出し電極１７ａ及びドレイン引出し電
極１７ｂとゲート下層電極２２ａとは、その間に介在す
る分離用酸化膜２１ａ、２１ｂ等によって絶縁分離され
ている（図７参照）。
【００２５】次いで、層間絶縁膜１８を選択的に除去し
て、ソース引出し電極１７ａ上及びドレイン引出し電極
１７ｂ上にそれぞれ開口部を形成する。そして、例えば
スパッタ（Sputter ）法を用いて、基体全面にバリアメ
タル層及びＡｌ合金層を順に堆積した後、フォトリソグ
ラフィ技術及びＲＩＥ（Reactive Ion Etching）法を用
いて、これらＡｌ合金層及びバリアメタル層を加工し
て、ソース引出し電極１７ａ上にソース電極２５ａを、
ドレイン引出し電極１７ｂ上にドレイン電極２５ｂを、
ゲート下層電極２２ａ上にゲート電極２５ｃをそれぞれ
形成する（図８参照）。このようにして、２層ポリシリ
コン構造の縦型ｎｐｎバイポーラトランジスタの構造と
類似する構造をもつｐチャンネル型ＭＯＳトランジスタ
を作製する。
て、ソース引出し電極１７ａ上及びドレイン引出し電極
１７ｂ上にそれぞれ開口部を形成する。そして、例えば
スパッタ（Sputter ）法を用いて、基体全面にバリアメ
タル層及びＡｌ合金層を順に堆積した後、フォトリソグ
ラフィ技術及びＲＩＥ（Reactive Ion Etching）法を用
いて、これらＡｌ合金層及びバリアメタル層を加工し
て、ソース引出し電極１７ａ上にソース電極２５ａを、
ドレイン引出し電極１７ｂ上にドレイン電極２５ｂを、
ゲート下層電極２２ａ上にゲート電極２５ｃをそれぞれ
形成する（図８参照）。このようにして、２層ポリシリ
コン構造の縦型ｎｐｎバイポーラトランジスタの構造と
類似する構造をもつｐチャンネル型ＭＯＳトランジスタ
を作製する。
【００２６】以上のように本実施形態によれば、開口部
１９内に露出しているｎ型エピタキシャル層１３表面、
ソース引出し電極１７ａ側面、及び前記ドレイン引出し
電極１７ｂ側面の酸化して、ゲート酸化膜２０及び分離
用酸化膜２１ａ、２１ｂをそれぞれ形成した後、このゲ
ート酸化膜２０上にｎ+ 型ポリシリコン層からなるゲー
ト下層電極２２ａを形成すると共に、ｐ+ 型ポリシリコ
ン層からなるソース引出し電極１７ａ及びドレイン引出
し電極１７ｂからｐ型不純物を拡散させて、ゲート酸化
膜２０に対して自己整合的にｐ型ソース領域２３ａ及び
ｐ型ドレイン領域２３ｂをそれぞれ形成している。
１９内に露出しているｎ型エピタキシャル層１３表面、
ソース引出し電極１７ａ側面、及び前記ドレイン引出し
電極１７ｂ側面の酸化して、ゲート酸化膜２０及び分離
用酸化膜２１ａ、２１ｂをそれぞれ形成した後、このゲ
ート酸化膜２０上にｎ+ 型ポリシリコン層からなるゲー
ト下層電極２２ａを形成すると共に、ｐ+ 型ポリシリコ
ン層からなるソース引出し電極１７ａ及びドレイン引出
し電極１７ｂからｐ型不純物を拡散させて、ゲート酸化
膜２０に対して自己整合的にｐ型ソース領域２３ａ及び
ｐ型ドレイン領域２３ｂをそれぞれ形成している。
【００２７】このため、従来のポリシリコン層からなる
ゲート電極を形成した後、このゲート電極をマスクとす
る不純物イオンの注入によりソース領域及びドレイン領
域をそれぞれ形成する方法と比較すると、イオン注入工
程によりゲート酸化膜がダメージを受けることを回避す
ることが可能になる。同様に、ゲート酸化膜２０直下の
チャネル領域２４もイオン注入工程によるダメージによ
りその結晶性が破損されることを回避することが可能に
なる。従って、ＭＯＳトランジスタの素子特性及び信頼
性の向上を実現することができる。
ゲート電極を形成した後、このゲート電極をマスクとす
る不純物イオンの注入によりソース領域及びドレイン領
域をそれぞれ形成する方法と比較すると、イオン注入工
程によりゲート酸化膜がダメージを受けることを回避す
ることが可能になる。同様に、ゲート酸化膜２０直下の
チャネル領域２４もイオン注入工程によるダメージによ
りその結晶性が破損されることを回避することが可能に
なる。従って、ＭＯＳトランジスタの素子特性及び信頼
性の向上を実現することができる。
【００２８】また、ゲート酸化膜２０の幅は開口部１９
の幅に規定され、ゲート酸化膜２０下へのｐ型ソース領
域２３ａ及びｐ型ドレイン領域２３ｂのはみだしはソー
ス引出し電極１７ａ及びドレイン引出し電極１７ｂから
のｐ型不純物の拡散長に規定されるため、開口部１９の
マスク寸法の精度を高くすると共に、ソース引出し電極
１７ａ及びドレイン引出し電極１７ｂからのｐ型不純物
の拡散条件、例えばソース引出し電極１７ａ及びドレイ
ン引出し電極１７ｂ中のｐ型不純物濃度や拡散温度等を
高精度に制御することにより、ゲート長を高精度に微細
化することが可能になる。従って、ＭＯＳトランジスタ
の高密度化及び高集積化を実現することができると共
に、チップ面積の縮小化によるチップのコストダウンも
実現することができる。
の幅に規定され、ゲート酸化膜２０下へのｐ型ソース領
域２３ａ及びｐ型ドレイン領域２３ｂのはみだしはソー
ス引出し電極１７ａ及びドレイン引出し電極１７ｂから
のｐ型不純物の拡散長に規定されるため、開口部１９の
マスク寸法の精度を高くすると共に、ソース引出し電極
１７ａ及びドレイン引出し電極１７ｂからのｐ型不純物
の拡散条件、例えばソース引出し電極１７ａ及びドレイ
ン引出し電極１７ｂ中のｐ型不純物濃度や拡散温度等を
高精度に制御することにより、ゲート長を高精度に微細
化することが可能になる。従って、ＭＯＳトランジスタ
の高密度化及び高集積化を実現することができると共
に、チップ面積の縮小化によるチップのコストダウンも
実現することができる。
【００２９】更に、本実施形態に係るｐチャンネル型Ｍ
ＯＳトランジスタの製造方法は、同一基板上に２層ポリ
シリコン構造の縦型ｎｐｎバイポーラトランジスタを作
製する場合に適しているが、この点については、次の第
２及び第３の実施形態において詳述する。
ＯＳトランジスタの製造方法は、同一基板上に２層ポリ
シリコン構造の縦型ｎｐｎバイポーラトランジスタを作
製する場合に適しているが、この点については、次の第
２及び第３の実施形態において詳述する。
【００３０】（第２の実施形態）図９〜図１６はそれぞ
れ本発明の第２の実施形態に係る半導体装置の製造方法
を説明するための工程断面図である。先ず、ｐ型Ｓｉ基
板１１上にｎ+ 型埋め込み層１１２、２１２をそれぞれ
形成した後、エピタキシャル成長法を用いて、ｐ型Ｓｉ
基板１１及びｎ+ 型埋め込み層１１２、２１２上に抵抗
０．３〜５．０Ωｃｍ程度、厚さ０．５〜２．５μｍ程
度のｎ型エピタキシャル層を成長させる。
れ本発明の第２の実施形態に係る半導体装置の製造方法
を説明するための工程断面図である。先ず、ｐ型Ｓｉ基
板１１上にｎ+ 型埋め込み層１１２、２１２をそれぞれ
形成した後、エピタキシャル成長法を用いて、ｐ型Ｓｉ
基板１１及びｎ+ 型埋め込み層１１２、２１２上に抵抗
０．３〜５．０Ωｃｍ程度、厚さ０．５〜２．５μｍ程
度のｎ型エピタキシャル層を成長させる。
【００３１】続いて、ＬＯＣＯＳ法を用いて、素子分離
領域のｎ型エピタキシャル層表面にＬＯＣＯＳ膜１４を
形成し、ＭＯＳトランジスタのアクティブ領域をなすｎ
型エピタキシャル層１１３とバイポーラトランジスタの
アクティブ領域をなすｎ型エピタキシャル層２１３とに
分離した後、このｎ型エピタキシャル層２１３にｎ型不
純物を選択的に添加して、ｎ+ 型埋め込み層２１２に接
続するｎ+ 型コレクタ引出し領域２６を形成する。更
に、基体表面の平滑化を行うと共に、ＬＯＣＯＳ膜１４
下のｎ型エピタキシャル層１１３、２１３界面にｐ型チ
ャネルストッパ拡散層１５を形成する。そして例えばＣ
ＶＤ法を用いて、基体全面に厚さ５０〜２００ｎｍ程度
のフィールド酸化膜１６を堆積する。
領域のｎ型エピタキシャル層表面にＬＯＣＯＳ膜１４を
形成し、ＭＯＳトランジスタのアクティブ領域をなすｎ
型エピタキシャル層１１３とバイポーラトランジスタの
アクティブ領域をなすｎ型エピタキシャル層２１３とに
分離した後、このｎ型エピタキシャル層２１３にｎ型不
純物を選択的に添加して、ｎ+ 型埋め込み層２１２に接
続するｎ+ 型コレクタ引出し領域２６を形成する。更
に、基体表面の平滑化を行うと共に、ＬＯＣＯＳ膜１４
下のｎ型エピタキシャル層１１３、２１３界面にｐ型チ
ャネルストッパ拡散層１５を形成する。そして例えばＣ
ＶＤ法を用いて、基体全面に厚さ５０〜２００ｎｍ程度
のフィールド酸化膜１６を堆積する。
【００３２】続いて、フィールド酸化膜１６を選択的に
エッチング除去して、ＭＯＳトランジスタのアクティブ
領域のｎ型エピタキシャル層１１３及びバイポーラトラ
ンジスタのアクティブ領域のｎ型エピタキシャル層２１
３上にそれぞれ第１及び第２の開口部を形成する。そし
て、基体全面に厚さ８０〜２５０ｎｍ程度のポリシリコ
ン層を堆積し、このポリシリコン層全面に例えばＢ+ 又
はＢＦ2 + をイオン注入してｐ+ 型ポリシリコン層とし
た後、フォトリソグラフィ技術及びドライエッチング法
を用いてこのｐ+ 型ポリシリコン層を加工し、第１の開
口部内のｎ型エピタキシャル層１１３及び第１の開口部
周囲のフィールド酸化膜１６を覆う形状のｐ+ 型ポリシ
リコン層１１７と第２の開口部内のｎ型エピタキシャル
層２１３及び第２の開口部周囲のフィールド酸化膜１６
を覆う形状のｐ+ 型ポリシリコン層２１７とを形成する
（図９参照）。
エッチング除去して、ＭＯＳトランジスタのアクティブ
領域のｎ型エピタキシャル層１１３及びバイポーラトラ
ンジスタのアクティブ領域のｎ型エピタキシャル層２１
３上にそれぞれ第１及び第２の開口部を形成する。そし
て、基体全面に厚さ８０〜２５０ｎｍ程度のポリシリコ
ン層を堆積し、このポリシリコン層全面に例えばＢ+ 又
はＢＦ2 + をイオン注入してｐ+ 型ポリシリコン層とし
た後、フォトリソグラフィ技術及びドライエッチング法
を用いてこのｐ+ 型ポリシリコン層を加工し、第１の開
口部内のｎ型エピタキシャル層１１３及び第１の開口部
周囲のフィールド酸化膜１６を覆う形状のｐ+ 型ポリシ
リコン層１１７と第２の開口部内のｎ型エピタキシャル
層２１３及び第２の開口部周囲のフィールド酸化膜１６
を覆う形状のｐ+ 型ポリシリコン層２１７とを形成する
（図９参照）。
【００３３】次いで、例えばＣＶＤ法を用いて、基体全
面に厚さ２００〜５００ｎｍ程度のＳｉＯ2 膜からなる
層間絶縁膜１８を堆積する。そして、フォトリソグラフ
ィ技術及びドライエッチング法を用いて、層間絶縁膜１
８及びｐ+ 型ポリシリコン層１１７を選択的にエッチン
グ除去して、ＭＯＳトランジスタのアクティブ領域のｎ
型エピタキシャル層１１３上に開口部１９を形成する。
このとき、ｐ+ 型ポリシリコン層１１７はこの開口部１
９によって２つに分断され、それぞれの一端がｎ型エピ
タキシャル層１１３に接しているソース引出し電極１１
７ａ及びドレイン引出し電極１１７ｂとなる。
面に厚さ２００〜５００ｎｍ程度のＳｉＯ2 膜からなる
層間絶縁膜１８を堆積する。そして、フォトリソグラフ
ィ技術及びドライエッチング法を用いて、層間絶縁膜１
８及びｐ+ 型ポリシリコン層１１７を選択的にエッチン
グ除去して、ＭＯＳトランジスタのアクティブ領域のｎ
型エピタキシャル層１１３上に開口部１９を形成する。
このとき、ｐ+ 型ポリシリコン層１１７はこの開口部１
９によって２つに分断され、それぞれの一端がｎ型エピ
タキシャル層１１３に接しているソース引出し電極１１
７ａ及びドレイン引出し電極１１７ｂとなる。
【００３４】続いて、例えば温度９００℃のＯ2 雰囲気
中において、開口部１９内に露出しているｎ型エピタキ
シャル層１１３表面、ソース引出し電極１１７ａ側面、
及び前記ドレイン引出し電極１１７ｂ側面の酸化を行
い、ｎ型エピタキシャル層１１３上に厚さ５〜３０ｎｍ
程度のゲート酸化膜２０を、ソース引出し電極１１７ａ
側面及び前記ドレイン引出し電極１１７ｂ側面に分離用
酸化膜２１ａ、２１ｂをそれぞれ形成する（図１０参
照）。
中において、開口部１９内に露出しているｎ型エピタキ
シャル層１１３表面、ソース引出し電極１１７ａ側面、
及び前記ドレイン引出し電極１１７ｂ側面の酸化を行
い、ｎ型エピタキシャル層１１３上に厚さ５〜３０ｎｍ
程度のゲート酸化膜２０を、ソース引出し電極１１７ａ
側面及び前記ドレイン引出し電極１１７ｂ側面に分離用
酸化膜２１ａ、２１ｂをそれぞれ形成する（図１０参
照）。
【００３５】次いで、基体全面にｎ+ 型ポリシリコン層
２２を形成する。なお、このｎ+ 型ポリシリコン層２２
の形成は、上記第１の実施形態において述べたように、
ｎ型不純物を含有するｎ+ 型ポリシリコン層を直接に堆
積する方法を用いてもよいし、ｎ+ 型ポリシリコン層の
代わりに、ｎ+ 型アモルフアスシリコン層を用いてもよ
い。或いはまた、不純物を含有しないピュア（Pure）な
ポリシリコン層又はアモルフアスシリコン層を堆積した
後、ｎ型不純物をイオン注入し、更に熱処理により活性
化する方法を用いてもよい（図１１参照）。
２２を形成する。なお、このｎ+ 型ポリシリコン層２２
の形成は、上記第１の実施形態において述べたように、
ｎ型不純物を含有するｎ+ 型ポリシリコン層を直接に堆
積する方法を用いてもよいし、ｎ+ 型ポリシリコン層の
代わりに、ｎ+ 型アモルフアスシリコン層を用いてもよ
い。或いはまた、不純物を含有しないピュア（Pure）な
ポリシリコン層又はアモルフアスシリコン層を堆積した
後、ｎ型不純物をイオン注入し、更に熱処理により活性
化する方法を用いてもよい（図１１参照）。
【００３６】次いで、フォトリソグラフィ技術及びドラ
イエッチング法を用いて、ｎ+ 型ポリシリコン層２２、
層間絶縁膜１８、及びｐ+ 型ポリシリコン層２１７を選
択的にエッチング除去して、バイポーラトランジスタの
アクティブ領域のｎ型エピタキシャル層２１３上に開口
部２７を形成する。このとき、ｐ+ 型ポリシリコン層２
１７は、一端がｎ型エピタキシャル層２１３に接してい
るベース引出し電極２１７ａとなる。
イエッチング法を用いて、ｎ+ 型ポリシリコン層２２、
層間絶縁膜１８、及びｐ+ 型ポリシリコン層２１７を選
択的にエッチング除去して、バイポーラトランジスタの
アクティブ領域のｎ型エピタキシャル層２１３上に開口
部２７を形成する。このとき、ｐ+ 型ポリシリコン層２
１７は、一端がｎ型エピタキシャル層２１３に接してい
るベース引出し電極２１７ａとなる。
【００３７】続いて、例えばイオン注入法を用いて、開
口部２７を介してｎ型エピタキシャル層２１３表面にｐ
型不純物を選択的に添加し、ｐ型真性ベース領域２８を
形成する。このときのｐ型不純物のイオン注入は、例え
ばＢＦ2 + を用い、加速電圧５〜２００ｋｅＶ程度、ド
ーズ量５．０×１０11〜５．０×１０14／ｃｍ2 程度の
条件により行ってもよいし、例えばＢ+ を用い、加速電
圧５〜１００ｋｅＶ程度、ドーズ量５．０×１０11〜
５．０×１０14／ｃｍ2 程度の条件により行ってもよ
い。なお、このイオン注入法の代わりに、ＶＰＤ（Vapo
r Phase Doping；気相拡散）法を用いることも可能であ
る。
口部２７を介してｎ型エピタキシャル層２１３表面にｐ
型不純物を選択的に添加し、ｐ型真性ベース領域２８を
形成する。このときのｐ型不純物のイオン注入は、例え
ばＢＦ2 + を用い、加速電圧５〜２００ｋｅＶ程度、ド
ーズ量５．０×１０11〜５．０×１０14／ｃｍ2 程度の
条件により行ってもよいし、例えばＢ+ を用い、加速電
圧５〜１００ｋｅＶ程度、ドーズ量５．０×１０11〜
５．０×１０14／ｃｍ2 程度の条件により行ってもよ
い。なお、このイオン注入法の代わりに、ＶＰＤ（Vapo
r Phase Doping；気相拡散）法を用いることも可能であ
る。
【００３８】また、必要に応じて、バイポーラトランジ
スタの高周波特性の向上のために、開口部２７を介して
ｎ型エピタキシャル層２１３にｎ型不純物イオンを注入
して、いわゆるＳＩＣ（Selectively Ion-implanted Co
llector ）領域２９を形成する。この場合のｎ型不純物
イオンの注入は、Ｐ+ を用いて、加速電圧５０〜４００
ｋｅＶ程度、ドーズ量５．０×１０11〜１．０×１０13
／ｃｍ2 程度の条件により行う（図１２参照）。
スタの高周波特性の向上のために、開口部２７を介して
ｎ型エピタキシャル層２１３にｎ型不純物イオンを注入
して、いわゆるＳＩＣ（Selectively Ion-implanted Co
llector ）領域２９を形成する。この場合のｎ型不純物
イオンの注入は、Ｐ+ を用いて、加速電圧５０〜４００
ｋｅＶ程度、ドーズ量５．０×１０11〜１．０×１０13
／ｃｍ2 程度の条件により行う（図１２参照）。
【００３９】次いで、例えばＣＶＤ法を用いて、基体全
面に厚さ４００ｎｍ〜１μｍ程度のＳｉＯ2 膜を堆積し
た後、ＲＩＥ法により全面エッチバックを行い、開口部
２７内の側壁にＳｉＯ2 膜からなるサイドウォールスペ
ーサ３０を形成する。なお、このサイドウォールスペー
サ３０は、後の工程において開口部２７内にエミッタ引
出し電極を形成する際に、このエミッタ引出し電極とベ
ース引出し電極２１７ａとを絶縁分離するためのもので
ある。
面に厚さ４００ｎｍ〜１μｍ程度のＳｉＯ2 膜を堆積し
た後、ＲＩＥ法により全面エッチバックを行い、開口部
２７内の側壁にＳｉＯ2 膜からなるサイドウォールスペ
ーサ３０を形成する。なお、このサイドウォールスペー
サ３０は、後の工程において開口部２７内にエミッタ引
出し電極を形成する際に、このエミッタ引出し電極とベ
ース引出し電極２１７ａとを絶縁分離するためのもので
ある。
【００４０】また、このサイドウォールスペーサ３０の
形成の際に、ＭＯＳトランジスタのゲート酸化膜２０上
のｎ+ 型ポリシリコン層２２がなす段差部にもサイドウ
ォール状のＳｉ０2 膜３１が形成される（図１３参
照）。
形成の際に、ＭＯＳトランジスタのゲート酸化膜２０上
のｎ+ 型ポリシリコン層２２がなす段差部にもサイドウ
ォール状のＳｉ０2 膜３１が形成される（図１３参
照）。
【００４１】次いで、基体全面にｎ+ 型ポリシリコン層
３２を形成する。なお、このｎ+ 型ポリシリコン層３２
の形成は、例えばＡｓやＰなどのｎ型不純物を含有する
ｎ+型ポリシリコン層を直接に堆積する方法を用いても
よいし、或いはまた、不純物を含有しないピュアなポリ
シリコン層を堆積した後、ｎ型不純物をイオン注入し、
更にこの注入不純物イオンを熱処理により活性化する方
法を用いてもよい。
３２を形成する。なお、このｎ+ 型ポリシリコン層３２
の形成は、例えばＡｓやＰなどのｎ型不純物を含有する
ｎ+型ポリシリコン層を直接に堆積する方法を用いても
よいし、或いはまた、不純物を含有しないピュアなポリ
シリコン層を堆積した後、ｎ型不純物をイオン注入し、
更にこの注入不純物イオンを熱処理により活性化する方
法を用いてもよい。
【００４２】続いて、例えばＣＶＤ法を用いて、基体全
面に厚さ１００〜５００ｎｍ程度のＳｉＯ2 膜（図示せ
ず）を堆積した後、温度７００〜１２００℃において５
秒〜２時間の熱処理を行う。そして、この熱処理によ
り、ｎ+ 型ポリシリコン層３２からｎ型不純物を拡散さ
せて、バイポーラトランジスタのｐ型真性ベース領域２
８表面にｎ+ 型エミッタ領域３３を形成する。同時に、
この熱処理により、ＭＯＳトランジスタのソース引出し
電極１１７ａ及びドレイン引出し電極１１７ｂからはｐ
型不純物を拡散させ、ゲート酸化膜２０両端部のｎ型エ
ピタキシャル層１３表面にｐ型ソース領域１２３ａ及び
ｐ型ドレイン領域１２３ｂをそれぞれ形成すると共に、
バイポーラトランジスタのベース引出し電極２１７ａか
らはｎ型エピタキシャル層２１３表面にｐ型不純物を拡
散させて、ｐ型真性ベース領域２８に隣接するｐ型グラ
フトベース領域２１３を形成する。そして、ｐ型ソース
領域１２３ａ及びｐ型ドレイン領域１２３ｂ間に挟まれ
たゲート酸化膜２０直下のｎ型エピタキシャル層１１３
表面がＭＯＳトランジスタのチャネル領域２４になる
（図１４参照）。
面に厚さ１００〜５００ｎｍ程度のＳｉＯ2 膜（図示せ
ず）を堆積した後、温度７００〜１２００℃において５
秒〜２時間の熱処理を行う。そして、この熱処理によ
り、ｎ+ 型ポリシリコン層３２からｎ型不純物を拡散さ
せて、バイポーラトランジスタのｐ型真性ベース領域２
８表面にｎ+ 型エミッタ領域３３を形成する。同時に、
この熱処理により、ＭＯＳトランジスタのソース引出し
電極１１７ａ及びドレイン引出し電極１１７ｂからはｐ
型不純物を拡散させ、ゲート酸化膜２０両端部のｎ型エ
ピタキシャル層１３表面にｐ型ソース領域１２３ａ及び
ｐ型ドレイン領域１２３ｂをそれぞれ形成すると共に、
バイポーラトランジスタのベース引出し電極２１７ａか
らはｎ型エピタキシャル層２１３表面にｐ型不純物を拡
散させて、ｐ型真性ベース領域２８に隣接するｐ型グラ
フトベース領域２１３を形成する。そして、ｐ型ソース
領域１２３ａ及びｐ型ドレイン領域１２３ｂ間に挟まれ
たゲート酸化膜２０直下のｎ型エピタキシャル層１１３
表面がＭＯＳトランジスタのチャネル領域２４になる
（図１４参照）。
【００４３】次いで、ＳｉＯ2 膜（図示せず）を除去し
た後、フォトリソグラフィ技術及びＲＩＥ法を用いて、
ｎ+ 型ポリシリコン層２２、３２を加工し、ＭＯＳトラ
ンジスタのゲート酸化膜２０上にゲート下層電極１２
２、１３２を形成すると共に、バイポーラトランジスタ
のｎ+ 型エミッタ領域３３に接続するエミッタ引出し電
極２２２、２３２をそれぞれ形成する。このとき、前述
したように、ＭＯＳトランジスタのソース引出し電極１
１７ａ及びドレイン引出し電極１１７ｂとゲート下層電
極１２２は、その間に介在する分離用酸化膜２１ａ、２
１ｂ等によって絶縁分離されていると共に、バイポーラ
トランジスタのベース引出し電極２１７ａとエミッタ引
出し電極２２２、２３２も、その間に介在するサイドウ
ォールスペーサ３０等によって絶縁分離されている（図
１５参照）。
た後、フォトリソグラフィ技術及びＲＩＥ法を用いて、
ｎ+ 型ポリシリコン層２２、３２を加工し、ＭＯＳトラ
ンジスタのゲート酸化膜２０上にゲート下層電極１２
２、１３２を形成すると共に、バイポーラトランジスタ
のｎ+ 型エミッタ領域３３に接続するエミッタ引出し電
極２２２、２３２をそれぞれ形成する。このとき、前述
したように、ＭＯＳトランジスタのソース引出し電極１
１７ａ及びドレイン引出し電極１１７ｂとゲート下層電
極１２２は、その間に介在する分離用酸化膜２１ａ、２
１ｂ等によって絶縁分離されていると共に、バイポーラ
トランジスタのベース引出し電極２１７ａとエミッタ引
出し電極２２２、２３２も、その間に介在するサイドウ
ォールスペーサ３０等によって絶縁分離されている（図
１５参照）。
【００４４】次いで、層間絶縁膜１８又は層間絶縁膜１
８及びフィールド酸化膜１６を選択的に除去して、ＭＯ
Ｓトランジスタのソース引出し電極１１７ａ上及びドレ
イン引出し電極１１７ｂ上並びにバイポーラトランジス
タのベース引出し電極２１７ａ上及びｎ+ 型コレクタ引
出し領域２６上にそれぞれ開口部を形成した後、例えば
スパッタ法を用いて、基体全面にバリアメタル層及びＡ
ｌ合金層を順に堆積する。そして、フォトリソグラフィ
技術及びＲＩＥ法を用いて、これらのＡｌ合金層及びバ
リアメタル層を加工し、ＭＯＳトランジスタのソース引
出し電極１１７ａ上にソース電極１２５ａを、ドレイン
引出し電極１１７ｂ上にドレイン電極１２５ｂを、ゲー
ト下層電極１２２、１３２上にゲート電極１２５ｃをそ
れぞれ形成すると共に、バイポーラトランジスタのエミ
ッタ引出し電極２２２、２３２上にエミッタ電極２２５
ａを、ベース引出し電極２１７ａ上にベース電極２２５
ｂを、ｎ+ 型コレクタ引出し領域２６上にコレクタ電極
２２５ｃをそれぞれ形成する（図１６参照）。
８及びフィールド酸化膜１６を選択的に除去して、ＭＯ
Ｓトランジスタのソース引出し電極１１７ａ上及びドレ
イン引出し電極１１７ｂ上並びにバイポーラトランジス
タのベース引出し電極２１７ａ上及びｎ+ 型コレクタ引
出し領域２６上にそれぞれ開口部を形成した後、例えば
スパッタ法を用いて、基体全面にバリアメタル層及びＡ
ｌ合金層を順に堆積する。そして、フォトリソグラフィ
技術及びＲＩＥ法を用いて、これらのＡｌ合金層及びバ
リアメタル層を加工し、ＭＯＳトランジスタのソース引
出し電極１１７ａ上にソース電極１２５ａを、ドレイン
引出し電極１１７ｂ上にドレイン電極１２５ｂを、ゲー
ト下層電極１２２、１３２上にゲート電極１２５ｃをそ
れぞれ形成すると共に、バイポーラトランジスタのエミ
ッタ引出し電極２２２、２３２上にエミッタ電極２２５
ａを、ベース引出し電極２１７ａ上にベース電極２２５
ｂを、ｎ+ 型コレクタ引出し領域２６上にコレクタ電極
２２５ｃをそれぞれ形成する（図１６参照）。
【００４５】このようにして、２層ポリシリコン構造の
縦型ｎｐｎバイポーラトランジスタとその構造と類似す
る構造をもつｐチャンネル型ＭＯＳトランジスタとを同
一基板上に作製する。
縦型ｎｐｎバイポーラトランジスタとその構造と類似す
る構造をもつｐチャンネル型ＭＯＳトランジスタとを同
一基板上に作製する。
【００４６】以上のように本実施形態によれば、基体全
面に形成したｐ+ 型ポリシリコン層を加工して、ＭＯＳ
トランジスタのアクティブ領域のｎ型エピタキシャル層
１１３及びその周囲のフィールド酸化膜１６を覆うｐ+
型ポリシリコン層１１７とバイポーラトランジスタのア
クティブ領域のｎ型エピタキシャル層２１３及びその周
囲のフィールド酸化膜１６を覆うｐ+ 型ポリシリコン層
２１７とを同時に形成した後、ｎ型エピタキシャル層１
１３上に開口部１９を形成する際に、ｐ+ 型ポリシリコ
ン層１１７からＭＯＳトランジスタのソース引出し電極
１１７ａ及びドレイン引出し電極１１７ｂを形成すると
共に、ｎ型エピタキシャル層２１３上に開口部２７を形
成する際に、ｐ+ 型ポリシリコン層２１７からバイポー
ラトランジスタのベース引出し電極２１７ａを形成して
いる。
面に形成したｐ+ 型ポリシリコン層を加工して、ＭＯＳ
トランジスタのアクティブ領域のｎ型エピタキシャル層
１１３及びその周囲のフィールド酸化膜１６を覆うｐ+
型ポリシリコン層１１７とバイポーラトランジスタのア
クティブ領域のｎ型エピタキシャル層２１３及びその周
囲のフィールド酸化膜１６を覆うｐ+ 型ポリシリコン層
２１７とを同時に形成した後、ｎ型エピタキシャル層１
１３上に開口部１９を形成する際に、ｐ+ 型ポリシリコ
ン層１１７からＭＯＳトランジスタのソース引出し電極
１１７ａ及びドレイン引出し電極１１７ｂを形成すると
共に、ｎ型エピタキシャル層２１３上に開口部２７を形
成する際に、ｐ+ 型ポリシリコン層２１７からバイポー
ラトランジスタのベース引出し電極２１７ａを形成して
いる。
【００４７】また、熱処理により、ｎ+ 型ポリシリコン
層３２からｎ型不純物を拡散させてバイポーラトランジ
スタのｐ型真性ベース領域２８表面にｎ+ 型エミッタ領
域３３を、バイポーラトランジスタのベース引出し電極
２１７ａからｐ型不純物を拡散させてｐ型真性ベース領
域２８に隣接するｐ型グラフトベース領域２１３をそれ
ぞれ形成すると同時に、ＭＯＳトランジスタのソース引
出し電極１１７ａ及びドレイン引出し電極１１７ｂから
ｐ型不純物を拡散させてｎ型エピタキシャル層１１３表
面にｐ型ソース領域１２３ａ及びｐ型ドレイン領域１２
３ｂをそれぞれ形成している。
層３２からｎ型不純物を拡散させてバイポーラトランジ
スタのｐ型真性ベース領域２８表面にｎ+ 型エミッタ領
域３３を、バイポーラトランジスタのベース引出し電極
２１７ａからｐ型不純物を拡散させてｐ型真性ベース領
域２８に隣接するｐ型グラフトベース領域２１３をそれ
ぞれ形成すると同時に、ＭＯＳトランジスタのソース引
出し電極１１７ａ及びドレイン引出し電極１１７ｂから
ｐ型不純物を拡散させてｎ型エピタキシャル層１１３表
面にｐ型ソース領域１２３ａ及びｐ型ドレイン領域１２
３ｂをそれぞれ形成している。
【００４８】また、層間絶縁膜１８又は層間絶縁膜１８
及びフィールド酸化膜１６を選択的に除去して、ＭＯＳ
トランジスタのソース引出し電極１１７ａ上及びドレイ
ン引出し電極１１７ｂ上並びにバイポーラトランジスタ
のベース引出し電極２１７ａ上及びｎ+ 型コレクタ引出
し領域２６上にそれぞれ開口部を同時に形成した後、基
体全面に堆積したＡｌ合金層及びバリアメタル層を加工
して、ＭＯＳトランジスタのソース引出し電極１１７ａ
上にソース電極１２５ａを、ドレイン引出し電極１１７
ｂ上にドレイン電極１２５ｂを、ゲート下層電極１２
２、１３２上にゲート電極１２５ｃをそれぞれ形成する
と同時に、バイポーラトランジスタのエミッタ引出し電
極２２２、２３２上にエミッタ電極２２５ａを、ベース
引出し電極２１７ａ上にベース電極２２５ｂを、ｎ+ 型
コレクタ引出し領域２６上にコレクタ電極２２５ｃをそ
れぞれ形成している。
及びフィールド酸化膜１６を選択的に除去して、ＭＯＳ
トランジスタのソース引出し電極１１７ａ上及びドレイ
ン引出し電極１１７ｂ上並びにバイポーラトランジスタ
のベース引出し電極２１７ａ上及びｎ+ 型コレクタ引出
し領域２６上にそれぞれ開口部を同時に形成した後、基
体全面に堆積したＡｌ合金層及びバリアメタル層を加工
して、ＭＯＳトランジスタのソース引出し電極１１７ａ
上にソース電極１２５ａを、ドレイン引出し電極１１７
ｂ上にドレイン電極１２５ｂを、ゲート下層電極１２
２、１３２上にゲート電極１２５ｃをそれぞれ形成する
と同時に、バイポーラトランジスタのエミッタ引出し電
極２２２、２３２上にエミッタ電極２２５ａを、ベース
引出し電極２１７ａ上にベース電極２２５ｂを、ｎ+ 型
コレクタ引出し領域２６上にコレクタ電極２２５ｃをそ
れぞれ形成している。
【００４９】こうして、上記第１の実施形態に係るｐチ
ャンネル型ＭＯＳトランジスタと２層ポリシリコン構造
の縦型ｎｐｎバイポーラトランジスタとを同一基板上に
作製する際に、両トランジスタの製造工程の多くを共通
化している。
ャンネル型ＭＯＳトランジスタと２層ポリシリコン構造
の縦型ｎｐｎバイポーラトランジスタとを同一基板上に
作製する際に、両トランジスタの製造工程の多くを共通
化している。
【００５０】このため、基体全面に堆積した層間絶縁膜
１８及びｐ+ 型ポリシリコン層１１７を選択的にエッチ
ング除去してＭＯＳトランジスタのアクティブ領域のｎ
型エピタキシャル層１１３上に開口部１９を形成した
後、開口部１９内に露出させたｎ型エピタキシャル層１
１３表面、ソース引出し電極１１７ａ側面、及び前記ド
レイン引出し電極１１７ｂ側面の酸化を行ってｎ型エピ
タキシャル層１１３上にゲート酸化膜２０を、ソース引
出し電極１１７ａ側面及び前記ドレイン引出し電極１１
７ｂ側面に分離用酸化膜２１ａ、２１ｂをそれぞれ形成
する工程や、ＭＯＳトランジスタのゲート酸化膜２０上
にゲート下層電極１２２を形成するためのｎ+ 型ポリシ
リコン層２２を基体全面に形成する工程等、数工程を２
層ポリシリコン構造の縦型ｎｐｎバイポーラトランジス
タの製造工程に追加するのみで、この縦型ｎｐｎバイポ
ーラトランジスタの素子特性を劣化させることなく、上
記第１の実施形態に係るｐチャンネル型ＭＯＳトランジ
スタを同一基板上に作製することが可能になる。
１８及びｐ+ 型ポリシリコン層１１７を選択的にエッチ
ング除去してＭＯＳトランジスタのアクティブ領域のｎ
型エピタキシャル層１１３上に開口部１９を形成した
後、開口部１９内に露出させたｎ型エピタキシャル層１
１３表面、ソース引出し電極１１７ａ側面、及び前記ド
レイン引出し電極１１７ｂ側面の酸化を行ってｎ型エピ
タキシャル層１１３上にゲート酸化膜２０を、ソース引
出し電極１１７ａ側面及び前記ドレイン引出し電極１１
７ｂ側面に分離用酸化膜２１ａ、２１ｂをそれぞれ形成
する工程や、ＭＯＳトランジスタのゲート酸化膜２０上
にゲート下層電極１２２を形成するためのｎ+ 型ポリシ
リコン層２２を基体全面に形成する工程等、数工程を２
層ポリシリコン構造の縦型ｎｐｎバイポーラトランジス
タの製造工程に追加するのみで、この縦型ｎｐｎバイポ
ーラトランジスタの素子特性を劣化させることなく、上
記第１の実施形態に係るｐチャンネル型ＭＯＳトランジ
スタを同一基板上に作製することが可能になる。
【００５１】従って、２層ポリシリコン構造の縦型ｎｐ
ｎバイポーラトランジスタと同一基板上に高密度化、高
集積化された高性能、高信頼性のｐチャンネル型ＭＯＳ
トランジスタを作製する際に、工程数の大幅な増加を抑
制することが可能となり、低コスト化を実現することが
できる。
ｎバイポーラトランジスタと同一基板上に高密度化、高
集積化された高性能、高信頼性のｐチャンネル型ＭＯＳ
トランジスタを作製する際に、工程数の大幅な増加を抑
制することが可能となり、低コスト化を実現することが
できる。
【００５２】（第３の実施形態）図１７〜図２１はそれ
ぞれ本発明の第３の実施形態に係る半導体装置の製造方
法を説明するための工程断面図である。なお、上記図９
〜図１７に示される半導体装置の構成要素と同一の要素
には同一の符号を付して説明を省略する。
ぞれ本発明の第３の実施形態に係る半導体装置の製造方
法を説明するための工程断面図である。なお、上記図９
〜図１７に示される半導体装置の構成要素と同一の要素
には同一の符号を付して説明を省略する。
【００５３】上記第２の実施形態の図１〜図１１に示さ
れる工程と同様にして、先ず、ｐ型Ｓｉ基板１１上にｎ
+ 型埋め込み層１１２、２１２をそれぞれ形成し、これ
らｐ型Ｓｉ基板３及びｎ+ 型埋め込み層１１２、２１２
上にｎ型エピタキシャル層を成長させた後、ＬＯＣＯＳ
膜１４を形成して、ＭＯＳトランジスタのアクティブ領
域をなすｎ型エピタキシャル層１１３とバイポーラトラ
ンジスタのアクティブ領域をなすｎ型エピタキシャル層
２１３とに分離する。そして、このｎ型エピタキシャル
層２１３にｎ型不純物を選択的に添加して、ｎ+ 型埋め
込み層２１２に接続するｎ+ 型コレクタ引出し領域２６
を形成する。更に、基体表面の平滑化、ＬＯＣＯＳ膜１
４下へのｐ型チャネルストッパ拡散層１５の形成を行っ
た後、基体全面にフィールド酸化膜１６を堆積する。
れる工程と同様にして、先ず、ｐ型Ｓｉ基板１１上にｎ
+ 型埋め込み層１１２、２１２をそれぞれ形成し、これ
らｐ型Ｓｉ基板３及びｎ+ 型埋め込み層１１２、２１２
上にｎ型エピタキシャル層を成長させた後、ＬＯＣＯＳ
膜１４を形成して、ＭＯＳトランジスタのアクティブ領
域をなすｎ型エピタキシャル層１１３とバイポーラトラ
ンジスタのアクティブ領域をなすｎ型エピタキシャル層
２１３とに分離する。そして、このｎ型エピタキシャル
層２１３にｎ型不純物を選択的に添加して、ｎ+ 型埋め
込み層２１２に接続するｎ+ 型コレクタ引出し領域２６
を形成する。更に、基体表面の平滑化、ＬＯＣＯＳ膜１
４下へのｐ型チャネルストッパ拡散層１５の形成を行っ
た後、基体全面にフィールド酸化膜１６を堆積する。
【００５４】続いて、ＭＯＳトランジスタのアクティブ
領域のｎ型エピタキシャル層１１３及びバイポーラトラ
ンジスタのアクティブ領域のｎ型エピタキシャル層２１
３上にそれぞれ第１及び第２の開口部を形成した後、第
１の開口部内のｎ型エピタキシャル層１１３及び第１の
開口部周囲のフィールド酸化膜１６を覆う形状のｐ+型
ポリシリコン層１１７と第２の開口部内のｎ型エピタキ
シャル層２１３及び第２の開口部周囲のフィールド酸化
膜１６を覆う形状のｐ+ 型ポリシリコン層２１７とをそ
れぞれ形成する。
領域のｎ型エピタキシャル層１１３及びバイポーラトラ
ンジスタのアクティブ領域のｎ型エピタキシャル層２１
３上にそれぞれ第１及び第２の開口部を形成した後、第
１の開口部内のｎ型エピタキシャル層１１３及び第１の
開口部周囲のフィールド酸化膜１６を覆う形状のｐ+型
ポリシリコン層１１７と第２の開口部内のｎ型エピタキ
シャル層２１３及び第２の開口部周囲のフィールド酸化
膜１６を覆う形状のｐ+ 型ポリシリコン層２１７とをそ
れぞれ形成する。
【００５５】続いて、基体全面に層間絶縁膜１８を堆積
した後、層間絶縁膜１８及びｐ+ 型ポリシリコン層１１
７を選択的にエッチング除去して、ＭＯＳトランジスタ
のアクティブ領域のｎ型エピタキシャル層１１３上に開
口部を形成すると共に、ｐ＋型ポリシリコン層１１７を
２つに分断して、それぞれの一端がｎ型エピタキシャル
層１１３に接しているソース引出し電極１１７ａ及びド
レイン引出し電極１１７ｂとする。
した後、層間絶縁膜１８及びｐ+ 型ポリシリコン層１１
７を選択的にエッチング除去して、ＭＯＳトランジスタ
のアクティブ領域のｎ型エピタキシャル層１１３上に開
口部を形成すると共に、ｐ＋型ポリシリコン層１１７を
２つに分断して、それぞれの一端がｎ型エピタキシャル
層１１３に接しているソース引出し電極１１７ａ及びド
レイン引出し電極１１７ｂとする。
【００５６】続いて、熱酸化により、開口部内に露出し
ているｎ型エピタキシャル層１１３上にゲート酸化膜２
０を、ソース引出し電極１１７ａ側面及び前記ドレイン
引出し電極１１７ｂ側面に分離用酸化膜２１ａ、２１ｂ
をそれぞれ形成した後、基体全面に例えばｎ＋ 型ポリ
シリコン層２２を形成する（図１７参照）。
ているｎ型エピタキシャル層１１３上にゲート酸化膜２
０を、ソース引出し電極１１７ａ側面及び前記ドレイン
引出し電極１１７ｂ側面に分離用酸化膜２１ａ、２１ｂ
をそれぞれ形成した後、基体全面に例えばｎ＋ 型ポリ
シリコン層２２を形成する（図１７参照）。
【００５７】次いで、このｎ+ 型ポリシリコン層２２、
層間絶縁膜１８、及びｐ+ 型ポリシリコン層２１７を選
択的にエッチング除去し、バイポーラトランジスタのア
クティブ領域のｎ型エピタキシャル層２１３上に開口部
２７を形成すると共に、ｐ+型ポリシリコン層２１７を
一端がｎ型エピタキシャル層２１３に接しているベース
引出し電極２１７ａとする。
層間絶縁膜１８、及びｐ+ 型ポリシリコン層２１７を選
択的にエッチング除去し、バイポーラトランジスタのア
クティブ領域のｎ型エピタキシャル層２１３上に開口部
２７を形成すると共に、ｐ+型ポリシリコン層２１７を
一端がｎ型エピタキシャル層２１３に接しているベース
引出し電極２１７ａとする。
【００５８】続いて、例えば選択エピタキシャル技術を
用いて、この開口部２７内に露出するｎ型エピタキシャ
ル層２１３上に、例えばｐ型不純物が添加された厚さ１
５〜１５０ｎｍ程度のＳｉ層からなるｐ型真性ベース領
域３４を形成する。
用いて、この開口部２７内に露出するｎ型エピタキシャ
ル層２１３上に、例えばｐ型不純物が添加された厚さ１
５〜１５０ｎｍ程度のＳｉ層からなるｐ型真性ベース領
域３４を形成する。
【００５９】なお、このとき、ｎ+ 型ポリシリコン層２
２上にも、ｐ型ポリシリコン層（図示せず）が堆積され
ることになるが、ポリシリコン中では単結晶シリコン中
よりも不純物の拡散が速いため、このｐ型ポリシリコン
層は後の熱工程において殆どｎ型化してしまう。
２上にも、ｐ型ポリシリコン層（図示せず）が堆積され
ることになるが、ポリシリコン中では単結晶シリコン中
よりも不純物の拡散が速いため、このｐ型ポリシリコン
層は後の熱工程において殆どｎ型化してしまう。
【００６０】また、このｐ型真性ベース領域３４は、選
択エピタキシャル成長させたＳｉ層の代わりに、選択エ
ピタキシャル成長させたＳｉ1-X ＧｅX 層を用いてもよ
い。この場合、このＳｉ1-X ＧｅX 層からなるｐ型真性
ベース領域３４はｎ型エピタキシャル層２１３とヘテロ
接合することになる。そして、何れの場合においても、
選択エピタキシャル技術が用いられているため、イオン
注入法により真性ベース領域を形成した場合と比較する
と、イオン注入工程によるダメージの発生がなく、ＭＯ
Ｓトランジスタのゲート酸化膜２０の信頼性の劣化を防
止することができる点において優れている。
択エピタキシャル成長させたＳｉ層の代わりに、選択エ
ピタキシャル成長させたＳｉ1-X ＧｅX 層を用いてもよ
い。この場合、このＳｉ1-X ＧｅX 層からなるｐ型真性
ベース領域３４はｎ型エピタキシャル層２１３とヘテロ
接合することになる。そして、何れの場合においても、
選択エピタキシャル技術が用いられているため、イオン
注入法により真性ベース領域を形成した場合と比較する
と、イオン注入工程によるダメージの発生がなく、ＭＯ
Ｓトランジスタのゲート酸化膜２０の信頼性の劣化を防
止することができる点において優れている。
【００６１】更に、ｐ型真性ベース領域３４のエピタキ
シャル成長工程に先立ち、上記第２の実施形態の図１２
に示す工程の場合と同様に、必要に応じて、開口部２７
を介してｎ型エピタキシャル層２１３にｎ型不純物イオ
ンを注入し、ＳＩＣ領域（図示せず）の形成を行っても
よい（図１８参照）。
シャル成長工程に先立ち、上記第２の実施形態の図１２
に示す工程の場合と同様に、必要に応じて、開口部２７
を介してｎ型エピタキシャル層２１３にｎ型不純物イオ
ンを注入し、ＳＩＣ領域（図示せず）の形成を行っても
よい（図１８参照）。
【００６２】次いで、上記第２の実施形態の図１３に示
す工程の場合と同様にして、基体全面にＳｉＯ2 膜を堆
積した後、全面エッチバックを行い、開口部２７内の側
壁にこのＳｉＯ2 膜からなるサイドウォールスペーサ３
０を形成すると共に、ＭＯＳトランジスタのゲート酸化
膜２０上のｎ+ 型ポリシリコン層２２がなす段差部にも
サイドウォール状のＳｉ０2 膜３１を形成する（図１９
参照）。
す工程の場合と同様にして、基体全面にＳｉＯ2 膜を堆
積した後、全面エッチバックを行い、開口部２７内の側
壁にこのＳｉＯ2 膜からなるサイドウォールスペーサ３
０を形成すると共に、ＭＯＳトランジスタのゲート酸化
膜２０上のｎ+ 型ポリシリコン層２２がなす段差部にも
サイドウォール状のＳｉ０2 膜３１を形成する（図１９
参照）。
【００６３】次いで、上記第２の実施形態の図１４に示
す工程の場合と同様にして、基体全面にｎ+ 型ポリシリ
コン層３２を形成した後、更にこのｎ+ 型ポリシリコン
層３２上にＳｉＯ2 膜（図示せず）を堆積する（図２０
参照）。
す工程の場合と同様にして、基体全面にｎ+ 型ポリシリ
コン層３２を形成した後、更にこのｎ+ 型ポリシリコン
層３２上にＳｉＯ2 膜（図示せず）を堆積する（図２０
参照）。
【００６４】次いで、熱処理により、ｎ+ 型ポリシリコ
ン層３２からｎ型不純物を拡散させて、バイポーラトラ
ンジスタのｐ型真性ベース領域３４表面にｎ+ 型エミッ
タ領域３５を形成する。同時に、この熱処理により、Ｍ
ＯＳトランジスタのソース引出し電極１１７ａ及びドレ
イン引出し電極１１７ｂからｐ型不純物を拡散させ、ゲ
ート酸化膜２０両端部のｎ型エピタキシャル層１１３表
面にｐ型ソース領域１２３ａ及びｐ型ドレイン領域１２
３ｂをそれぞれ形成すると共に、バイポーラトランジス
タのベース引出し電極２１７ａからはｎ型エピタキシャ
ル層２１３表面にｐ型不純物を拡散させ、ｐ型真性ベー
ス領域３４底面に接するｐ型グラフトベース領域２１３
を形成する。そして、このゲート酸化膜２０直下のｐ型
ソース領域１２３ａ及びｐ型ドレイン領域１２３ｂ間の
ｎ型エピタキシャル層１１３表面がＭＯＳトランジスタ
のチャネル領域２４になる。
ン層３２からｎ型不純物を拡散させて、バイポーラトラ
ンジスタのｐ型真性ベース領域３４表面にｎ+ 型エミッ
タ領域３５を形成する。同時に、この熱処理により、Ｍ
ＯＳトランジスタのソース引出し電極１１７ａ及びドレ
イン引出し電極１１７ｂからｐ型不純物を拡散させ、ゲ
ート酸化膜２０両端部のｎ型エピタキシャル層１１３表
面にｐ型ソース領域１２３ａ及びｐ型ドレイン領域１２
３ｂをそれぞれ形成すると共に、バイポーラトランジス
タのベース引出し電極２１７ａからはｎ型エピタキシャ
ル層２１３表面にｐ型不純物を拡散させ、ｐ型真性ベー
ス領域３４底面に接するｐ型グラフトベース領域２１３
を形成する。そして、このゲート酸化膜２０直下のｐ型
ソース領域１２３ａ及びｐ型ドレイン領域１２３ｂ間の
ｎ型エピタキシャル層１１３表面がＭＯＳトランジスタ
のチャネル領域２４になる。
【００６５】続いて、上記第２の実施形態の図１５に示
す工程の場合と同様に、ＳｉＯ2 膜（図示せず）を除去
した後、ｎ+ 型ポリシリコン層２２、３２を加工して、
ＭＯＳトランジスタのゲート酸化膜２０上にゲート下層
電極１２２、１３２を形成すると共に、バイポーラトラ
ンジスタのｎ+ 型エミッタ領域３３に接続するエミッタ
引出し電極２２２、２３２をそれぞれ形成する（図２１
参照）。
す工程の場合と同様に、ＳｉＯ2 膜（図示せず）を除去
した後、ｎ+ 型ポリシリコン層２２、３２を加工して、
ＭＯＳトランジスタのゲート酸化膜２０上にゲート下層
電極１２２、１３２を形成すると共に、バイポーラトラ
ンジスタのｎ+ 型エミッタ領域３３に接続するエミッタ
引出し電極２２２、２３２をそれぞれ形成する（図２１
参照）。
【００６６】次いで、上記第２の実施形態の図１５に示
す工程の場合と同様にして、層間絶縁膜１８又は層間絶
縁膜１８及びフィールド酸化膜１６を選択的に除去し
て、ＭＯＳトランジスタのソース引出し電極１１７ａ上
及びドレイン引出し電極１１７ｂ上並びにバイポーラト
ランジスタのベース引出し電極２１７ａ上及びｎ+ 型コ
レクタ引出し領域２６上にそれぞれ開口部を形成し、更
に基体全面にバリアメタル層及びＡｌ合金層を堆積した
後、これらのＡｌ合金層及びバリアメタル層を加工し
て、ＭＯＳトランジスタのソース引出し電極１１７ａ上
にソース電極１２５ａを、ドレイン引出し電極１１７ｂ
上にドレイン電極２５ｂを、ゲート下層電極１２２、１
３２上にゲート電極１２５ｃをそれぞれ形成すると共
に、バイポーラトランジスタのエミッタ引出し電極２２
２、２３２上にエミッタ電極２２５ａを、ベース引出し
電極２１７ａ上にベース電極２２５ｂを、ｎ+ 型コレク
タ引出し領域２６上にコレクタ電極２２５ｃをそれぞれ
形成する（図２２参照）。
す工程の場合と同様にして、層間絶縁膜１８又は層間絶
縁膜１８及びフィールド酸化膜１６を選択的に除去し
て、ＭＯＳトランジスタのソース引出し電極１１７ａ上
及びドレイン引出し電極１１７ｂ上並びにバイポーラト
ランジスタのベース引出し電極２１７ａ上及びｎ+ 型コ
レクタ引出し領域２６上にそれぞれ開口部を形成し、更
に基体全面にバリアメタル層及びＡｌ合金層を堆積した
後、これらのＡｌ合金層及びバリアメタル層を加工し
て、ＭＯＳトランジスタのソース引出し電極１１７ａ上
にソース電極１２５ａを、ドレイン引出し電極１１７ｂ
上にドレイン電極２５ｂを、ゲート下層電極１２２、１
３２上にゲート電極１２５ｃをそれぞれ形成すると共
に、バイポーラトランジスタのエミッタ引出し電極２２
２、２３２上にエミッタ電極２２５ａを、ベース引出し
電極２１７ａ上にベース電極２２５ｂを、ｎ+ 型コレク
タ引出し領域２６上にコレクタ電極２２５ｃをそれぞれ
形成する（図２２参照）。
【００６７】このようにして、２層ポリシリコン構造の
縦型ｎｐｎバイポーラトランジスタとその構造と類似す
る構造をもつｐチャンネル型ＭＯＳトランジスタとを同
一基板上に作製する。
縦型ｎｐｎバイポーラトランジスタとその構造と類似す
る構造をもつｐチャンネル型ＭＯＳトランジスタとを同
一基板上に作製する。
【００６８】以上のように本実施形態によれば、上記第
２の実施形態のようにバイポーラトランジスタのアクテ
ィブ領域のｎ型エピタキシャル層２１３表面に例えばイ
オン注入法を用いてｐ型不純物を添加しｐ型真性ベース
領域２８を形成している代わりに、開口部２７内に露出
するｎ型エピタキシャル層２１３上に選択エピタキシャ
ル技術を用いてｐ型真性ベース領域３４を形成している
ことにより、ＭＯＳトランジスタのゲート酸化膜２０が
イオン注入工程によりダメージを受けることが回避され
るため、バイポーラトランジスタと同一基板上に作製さ
れるＭＯＳトランジスタの素子特性及び信頼性を上記第
２の実施形態の場合以上に向上させることができる。
２の実施形態のようにバイポーラトランジスタのアクテ
ィブ領域のｎ型エピタキシャル層２１３表面に例えばイ
オン注入法を用いてｐ型不純物を添加しｐ型真性ベース
領域２８を形成している代わりに、開口部２７内に露出
するｎ型エピタキシャル層２１３上に選択エピタキシャ
ル技術を用いてｐ型真性ベース領域３４を形成している
ことにより、ＭＯＳトランジスタのゲート酸化膜２０が
イオン注入工程によりダメージを受けることが回避され
るため、バイポーラトランジスタと同一基板上に作製さ
れるＭＯＳトランジスタの素子特性及び信頼性を上記第
２の実施形態の場合以上に向上させることができる。
【００６９】また、上記第２の実施形態の場合と同様
に、例えばＭＯＳトランジスタのアクティブ領域のｎ型
エピタキシャル層１１３及びその周囲のフィールド酸化
膜１６を覆うｐ+ 型ポリシリコン層１１７とバイポーラ
トランジスタのアクティブ領域のｎ型エピタキシャル層
２１３及びその周囲のフィールド酸化膜１６を覆うｐ+
型ポリシリコン層２１７を同時に形成した後、ｎ型エピ
タキシャル層１１３上に開口部を形成する際にｐ+ 型ポ
リシリコン層からＭＯＳトランジスタのソース引出し電
極１１７ａ及びドレイン引出し電極１１７ｂを形成する
と共に、ｎ型エピタキシャル層２１３上に開口部２７を
形成する際にｐ+ 型ポリシリコン層２１７からバイポー
ラトランジスタのベース引出し電極２１７ａを形成して
いる工程や、ｎ+ 型ポリシリコン層３２からｎ型不純物
を拡散させてバイポーラトランジスタのｐ型真性ベース
領域３４表面にｎ+ 型エミッタ領域３５を、バイポーラ
トランジスタのベース引出し電極２１７ａからｐ型不純
物を拡散させてｐ型真性ベース領域２８に隣接するｐ型
グラフトベース領域２１３をそれぞれ形成すると同時
に、ＭＯＳトランジスタのソース引出し電極１１７ａ及
びドレイン引出し電極１１７ｂからｐ型不純物を拡散さ
せてｎ型エピタキシャル層１１３表面にｐ型ソース領域
１２３ａ及びｐ型ドレイン領域１２３ｂをそれぞれ形成
している工程や、ＭＯＳトランジスタのソース引出し電
極１１７ａ上及びドレイン引出し電極１１７ｂ上並びに
バイポーラトランジスタのベース引出し電極２１７ａ上
及びｎ+ 型コレクタ引出し領域２６上にそれぞれ開口部
を同時に形成した後、ＭＯＳトランジスタのソース引出
し電極１１７ａ上にソース電極１２５ａを、ドレイン引
出し電極１１７ｂ上にドレイン電極１２５ｂを、ゲート
下層電極１２２、１３２上にゲート電極１２５ｃをそれ
ぞれ形成すると同時に、バイポーラトランジスタのエミ
ッタ引出し電極２２２、２３２上にエミッタ電極２２５
ａを、ベース引出し電極２１７ａ上にベース電極２２５
ｂを、ｎ+ 型コレクタ引出し領域２６上にコレクタ電極
２２５ｃをそれぞれ形成している工程においては、上記
第１の実施形態に係るｐチャンネル型ＭＯＳトランジス
タの製造工程と２層ポリシリコン構造の縦型ｎｐｎバイ
ポーラトランジスタの製造工程を共通化している。
に、例えばＭＯＳトランジスタのアクティブ領域のｎ型
エピタキシャル層１１３及びその周囲のフィールド酸化
膜１６を覆うｐ+ 型ポリシリコン層１１７とバイポーラ
トランジスタのアクティブ領域のｎ型エピタキシャル層
２１３及びその周囲のフィールド酸化膜１６を覆うｐ+
型ポリシリコン層２１７を同時に形成した後、ｎ型エピ
タキシャル層１１３上に開口部を形成する際にｐ+ 型ポ
リシリコン層からＭＯＳトランジスタのソース引出し電
極１１７ａ及びドレイン引出し電極１１７ｂを形成する
と共に、ｎ型エピタキシャル層２１３上に開口部２７を
形成する際にｐ+ 型ポリシリコン層２１７からバイポー
ラトランジスタのベース引出し電極２１７ａを形成して
いる工程や、ｎ+ 型ポリシリコン層３２からｎ型不純物
を拡散させてバイポーラトランジスタのｐ型真性ベース
領域３４表面にｎ+ 型エミッタ領域３５を、バイポーラ
トランジスタのベース引出し電極２１７ａからｐ型不純
物を拡散させてｐ型真性ベース領域２８に隣接するｐ型
グラフトベース領域２１３をそれぞれ形成すると同時
に、ＭＯＳトランジスタのソース引出し電極１１７ａ及
びドレイン引出し電極１１７ｂからｐ型不純物を拡散さ
せてｎ型エピタキシャル層１１３表面にｐ型ソース領域
１２３ａ及びｐ型ドレイン領域１２３ｂをそれぞれ形成
している工程や、ＭＯＳトランジスタのソース引出し電
極１１７ａ上及びドレイン引出し電極１１７ｂ上並びに
バイポーラトランジスタのベース引出し電極２１７ａ上
及びｎ+ 型コレクタ引出し領域２６上にそれぞれ開口部
を同時に形成した後、ＭＯＳトランジスタのソース引出
し電極１１７ａ上にソース電極１２５ａを、ドレイン引
出し電極１１７ｂ上にドレイン電極１２５ｂを、ゲート
下層電極１２２、１３２上にゲート電極１２５ｃをそれ
ぞれ形成すると同時に、バイポーラトランジスタのエミ
ッタ引出し電極２２２、２３２上にエミッタ電極２２５
ａを、ベース引出し電極２１７ａ上にベース電極２２５
ｂを、ｎ+ 型コレクタ引出し領域２６上にコレクタ電極
２２５ｃをそれぞれ形成している工程においては、上記
第１の実施形態に係るｐチャンネル型ＭＯＳトランジス
タの製造工程と２層ポリシリコン構造の縦型ｎｐｎバイ
ポーラトランジスタの製造工程を共通化している。
【００７０】このため、上記第２の実施形態の場合と同
様に、ＭＯＳトランジスタのアクティブ領域のｎ型エピ
タキシャル層１１３上に開口部を形成した後、この開口
部内に露出させたｎ型エピタキシャル層１１３表面、ソ
ース引出し電極１１７ａ側面、及び前記ドレイン引出し
電極１１７ｂ側面の酸化を行ってゲート酸化膜２０や分
離用酸化膜２１ａ、２１ｂをそれぞれ形成する工程や、
ゲート酸化膜２０上にゲート下層電極１２２を形成する
ためのｎ+ 型ポリシリコン層２２を基体全面に形成する
工程等、数工程を２層ポリシリコン構造の縦型ｎｐｎバ
イポーラトランジスタの製造工程に追加するのみで、こ
の縦型ｎｐｎバイポーラトランジスタの素子特性を劣化
させることなく、上記第１の実施形態に係るｐチャンネ
ル型ＭＯＳトランジスタを同一基板上に作製することが
可能になる。
様に、ＭＯＳトランジスタのアクティブ領域のｎ型エピ
タキシャル層１１３上に開口部を形成した後、この開口
部内に露出させたｎ型エピタキシャル層１１３表面、ソ
ース引出し電極１１７ａ側面、及び前記ドレイン引出し
電極１１７ｂ側面の酸化を行ってゲート酸化膜２０や分
離用酸化膜２１ａ、２１ｂをそれぞれ形成する工程や、
ゲート酸化膜２０上にゲート下層電極１２２を形成する
ためのｎ+ 型ポリシリコン層２２を基体全面に形成する
工程等、数工程を２層ポリシリコン構造の縦型ｎｐｎバ
イポーラトランジスタの製造工程に追加するのみで、こ
の縦型ｎｐｎバイポーラトランジスタの素子特性を劣化
させることなく、上記第１の実施形態に係るｐチャンネ
ル型ＭＯＳトランジスタを同一基板上に作製することが
可能になる。
【００７１】従って、ｐ型真性ベース領域の形成にエピ
タキシャル技術を用いる２層ポリシリコン構造の縦型ｎ
ｐｎバイポーラトランジスタを作製する場合において
も、工程数の大幅な増加を抑制しつつ、高密度化、高集
積化された高性能、高信頼性のｐチャンネル型ＭＯＳト
ランジスタを同一基板上に作製することができるため、
チップのコストダウンによる低コスト化を実現すること
ができる。
タキシャル技術を用いる２層ポリシリコン構造の縦型ｎ
ｐｎバイポーラトランジスタを作製する場合において
も、工程数の大幅な増加を抑制しつつ、高密度化、高集
積化された高性能、高信頼性のｐチャンネル型ＭＯＳト
ランジスタを同一基板上に作製することができるため、
チップのコストダウンによる低コスト化を実現すること
ができる。
【００７２】なお、上記第１の実施形態においては、Ｍ
ＯＳトランジスタのソース引出し電極１７ａ及びドレイ
ン引出し電極１７ｂをｐ+ 型ポリシリコン層１７から形
成し、上記第２及び第３の実施形態においては、ＭＯＳ
トランジスタのソース引出し電極１１７ａ及びドレイン
引出し電極１１７ｂをｐ+ 型ポリシリコン層１１７から
形成すると共に、バイポーラトランジスタのベース引出
し電極２１７ａをｐ+型ポリシリコン層２１７から形成
しているが、これらのｐ+ 型ポリシリコン層１７、１１
７、２１７の代わりに、例えばＷＳｉX に代表される高
融点金属とＳｉとの合金層を用いることも可能である。
そして、この場合には、ＭＯＳトランジスタのｐ型ソー
ス領域及びｐ型ドレイン領域やバイポーラトランジスタ
のｐ型グラフトベース領域を形成する際には、ｐ型不純
物が添加されたＷＳｉX 等のシリサイド層からなるソー
ス引出し電極及びドレイン引出し電極やベース引出し電
極がｐ型不純物拡散の拡散源となる。
ＯＳトランジスタのソース引出し電極１７ａ及びドレイ
ン引出し電極１７ｂをｐ+ 型ポリシリコン層１７から形
成し、上記第２及び第３の実施形態においては、ＭＯＳ
トランジスタのソース引出し電極１１７ａ及びドレイン
引出し電極１１７ｂをｐ+ 型ポリシリコン層１１７から
形成すると共に、バイポーラトランジスタのベース引出
し電極２１７ａをｐ+型ポリシリコン層２１７から形成
しているが、これらのｐ+ 型ポリシリコン層１７、１１
７、２１７の代わりに、例えばＷＳｉX に代表される高
融点金属とＳｉとの合金層を用いることも可能である。
そして、この場合には、ＭＯＳトランジスタのｐ型ソー
ス領域及びｐ型ドレイン領域やバイポーラトランジスタ
のｐ型グラフトベース領域を形成する際には、ｐ型不純
物が添加されたＷＳｉX 等のシリサイド層からなるソー
ス引出し電極及びドレイン引出し電極やベース引出し電
極がｐ型不純物拡散の拡散源となる。
【００７３】また、上記第１の実施形態においては、ｐ
チャンネル型ＭＯＳトランジスタを作製する場合につい
て、上記第２及び第３の実施形態においては、ｐチャン
ネル型ＭＯＳトランジスタ及びｎｐｎバイポーラトラン
ジスタを同一基板上に作製する場合についてそれぞれ説
明しているが、当然のことながら、これらの半導体装置
の各構成要素の導電型を入れ替えて、ｎチャンネル型Ｍ
ＯＳトランジスタを作製する場合やｎチャンネル型ＭＯ
Ｓトランジスタ及びｐｎｐバイポーラトランジスタを同
一基板上に作製する場合にも本発明を適用することが可
能である。
チャンネル型ＭＯＳトランジスタを作製する場合につい
て、上記第２及び第３の実施形態においては、ｐチャン
ネル型ＭＯＳトランジスタ及びｎｐｎバイポーラトラン
ジスタを同一基板上に作製する場合についてそれぞれ説
明しているが、当然のことながら、これらの半導体装置
の各構成要素の導電型を入れ替えて、ｎチャンネル型Ｍ
ＯＳトランジスタを作製する場合やｎチャンネル型ＭＯ
Ｓトランジスタ及びｐｎｐバイポーラトランジスタを同
一基板上に作製する場合にも本発明を適用することが可
能である。
【００７４】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、第２の開口部底面に露出しているエ
ピタキシャル層表面のみを酸化してゲート酸化膜を形成
した後、第２導電型の導電体層からなるソース引出し電
極及びドレイン引出し電極から第２導電型の不純物を拡
散させて、ゲート酸化膜に対して自己整合的にソース領
域及びドレイン領域をそれぞれ形成していることによ
り、従来のイオン注入法を用いてソース領域及びドレイ
ン領域をそれぞれ形成する方法と比較すると、イオン注
入工程によりゲート酸化膜やその直下のチャンネルがダ
メージを受けることが回避される。従って、電界効果ト
ランジスタの素子特性及び信頼性の向上を実現すること
ができる。
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、第２の開口部底面に露出しているエ
ピタキシャル層表面のみを酸化してゲート酸化膜を形成
した後、第２導電型の導電体層からなるソース引出し電
極及びドレイン引出し電極から第２導電型の不純物を拡
散させて、ゲート酸化膜に対して自己整合的にソース領
域及びドレイン領域をそれぞれ形成していることによ
り、従来のイオン注入法を用いてソース領域及びドレイ
ン領域をそれぞれ形成する方法と比較すると、イオン注
入工程によりゲート酸化膜やその直下のチャンネルがダ
メージを受けることが回避される。従って、電界効果ト
ランジスタの素子特性及び信頼性の向上を実現すること
ができる。
【００７５】また、ゲート酸化膜の幅は第２の開口部の
幅に規定され、ゲート酸化膜下へのソース領域及びｐ型
ドレイン領域のはみだしはソース引出し電極及びドレイ
ン引出し電極からの不純物拡散の拡散長に規定されるた
め、第２の開口部のマスク寸法とソース引出し電極及び
ドレイン引出し電極からの不純物拡散条件を高精度に制
御することにより、ゲート長を高精度に微細化すること
が可能になる。従って、電界効果トランジスタの高密度
化及び高集積化を実現することができると共に、チップ
面積の縮小化によるチップのコストダウンも実現するこ
とができる。
幅に規定され、ゲート酸化膜下へのソース領域及びｐ型
ドレイン領域のはみだしはソース引出し電極及びドレイ
ン引出し電極からの不純物拡散の拡散長に規定されるた
め、第２の開口部のマスク寸法とソース引出し電極及び
ドレイン引出し電極からの不純物拡散条件を高精度に制
御することにより、ゲート長を高精度に微細化すること
が可能になる。従って、電界効果トランジスタの高密度
化及び高集積化を実現することができると共に、チップ
面積の縮小化によるチップのコストダウンも実現するこ
とができる。
【００７６】また、請求項４に係る半導体装置の製造方
法によれば、電界効果トランジスタのソース引出し電極
及びドレイン引出し電極をなす第２導電型の第１の導電
体層とバイポーラトランジスタのベース引出し電極をな
す第２導電型の第２の導電体層とをそれぞれ同時に形成
している工程や、第４の導電体層から第１導電型の不純
物を拡散させてバイポーラトランジスタの真性ベース領
域表面にエミッタ領域を、バイポーラトランジスタのベ
ース引出し電極から第２導電型の不純物を拡散させて真
性ベース領域に隣接するグラフトベース領域をそれぞれ
形成すると同時に、電界効果トランジスタのソース引出
し電極及びドレイン引出し電極から第２導電型の不純物
を拡散させて第１のエピタキシャル層表面にソース領域
及びドレイン領域をそれぞれ形成している工程など、電
界効果トランジスタの製造工程と２層ポリシリコン構造
の縦型バイポーラトランジスタの製造工程の多くを共通
化していることにより、２層ポリシリコン構造の縦型バ
イポーラトランジスタの製造工程に数工程を追加するの
みで、この縦型バイポーラトランジスタの素子特性を劣
化させることなく、同一基板上に電界効果トランジスタ
を容易に作製することが可能になる。従って、２層ポリ
シリコン構造の縦型バイポーラトランジスタと高密度
化、高集積化された高性能、高信頼性の電界効果トラン
ジスタとを同一基板上に作製する際に、工程数の大幅な
増加を抑制することができ、低コスト化を実現すること
ができる。
法によれば、電界効果トランジスタのソース引出し電極
及びドレイン引出し電極をなす第２導電型の第１の導電
体層とバイポーラトランジスタのベース引出し電極をな
す第２導電型の第２の導電体層とをそれぞれ同時に形成
している工程や、第４の導電体層から第１導電型の不純
物を拡散させてバイポーラトランジスタの真性ベース領
域表面にエミッタ領域を、バイポーラトランジスタのベ
ース引出し電極から第２導電型の不純物を拡散させて真
性ベース領域に隣接するグラフトベース領域をそれぞれ
形成すると同時に、電界効果トランジスタのソース引出
し電極及びドレイン引出し電極から第２導電型の不純物
を拡散させて第１のエピタキシャル層表面にソース領域
及びドレイン領域をそれぞれ形成している工程など、電
界効果トランジスタの製造工程と２層ポリシリコン構造
の縦型バイポーラトランジスタの製造工程の多くを共通
化していることにより、２層ポリシリコン構造の縦型バ
イポーラトランジスタの製造工程に数工程を追加するの
みで、この縦型バイポーラトランジスタの素子特性を劣
化させることなく、同一基板上に電界効果トランジスタ
を容易に作製することが可能になる。従って、２層ポリ
シリコン構造の縦型バイポーラトランジスタと高密度
化、高集積化された高性能、高信頼性の電界効果トラン
ジスタとを同一基板上に作製する際に、工程数の大幅な
増加を抑制することができ、低コスト化を実現すること
ができる。
【００７７】また、請求項７に係る半導体装置の製造方
法によれば、第４の開口部内に露出した第２のエピタキ
シャル層上にエピタキシャル技術を用いて真性ベース領
域を成長させることにより、例えばイオン注入法を用い
て第２のエピタキシャル層表面に真性ベース領域を形成
する方法と比較すると、電界効果トランジスタのゲート
酸化膜がイオン注入工程によりダメージを受けることが
回避されるため、バイポーラトランジスタと同一基板上
に作製される電界効果トランジスタの素子特性及び信頼
性を向上させることができる。
法によれば、第４の開口部内に露出した第２のエピタキ
シャル層上にエピタキシャル技術を用いて真性ベース領
域を成長させることにより、例えばイオン注入法を用い
て第２のエピタキシャル層表面に真性ベース領域を形成
する方法と比較すると、電界効果トランジスタのゲート
酸化膜がイオン注入工程によりダメージを受けることが
回避されるため、バイポーラトランジスタと同一基板上
に作製される電界効果トランジスタの素子特性及び信頼
性を向上させることができる。
【００７８】また、上記請求項４に係る半導体装置の製
造方法と同様にして、電界効果トランジスタの製造工程
と２層ポリシリコン構造の縦型バイポーラトランジスタ
の製造工程の多くを共通化していることにより、２層ポ
リシリコン構造の縦型バイポーラトランジスタの製造工
程に数工程を追加するのみで、この縦型バイポーラトラ
ンジスタの素子特性を劣化させることなく、同一基板上
に高密度化、高集積化された高性能、高信頼性の電界効
果トランジスタを容易に作製さすることが可能となる。
従って、上記請求項４に係る半導体装置の製造方法と同
様に、工程数の大幅な増加を抑制することができ、低コ
スト化を実現することができる。
造方法と同様にして、電界効果トランジスタの製造工程
と２層ポリシリコン構造の縦型バイポーラトランジスタ
の製造工程の多くを共通化していることにより、２層ポ
リシリコン構造の縦型バイポーラトランジスタの製造工
程に数工程を追加するのみで、この縦型バイポーラトラ
ンジスタの素子特性を劣化させることなく、同一基板上
に高密度化、高集積化された高性能、高信頼性の電界効
果トランジスタを容易に作製さすることが可能となる。
従って、上記請求項４に係る半導体装置の製造方法と同
様に、工程数の大幅な増加を抑制することができ、低コ
スト化を実現することができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その１）であ
る。
製造方法を説明するための工程断面図（その１）であ
る。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その２）であ
る。
製造方法を説明するための工程断面図（その２）であ
る。
【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その３）であ
る。
製造方法を説明するための工程断面図（その３）であ
る。
【図４】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その４）であ
る。
製造方法を説明するための工程断面図（その４）であ
る。
【図５】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その５）であ
る。
製造方法を説明するための工程断面図（その５）であ
る。
【図６】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その６）であ
る。
製造方法を説明するための工程断面図（その６）であ
る。
【図７】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その７）であ
る。
製造方法を説明するための工程断面図（その７）であ
る。
【図８】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その８）であ
る。
製造方法を説明するための工程断面図（その８）であ
る。
【図９】本発明の第２の実施の形態に係る半導体装置の
製造方法を説明するための工程断面図（その１）であ
る。
製造方法を説明するための工程断面図（その１）であ
る。
【図１０】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その２）であ
る。
の製造方法を説明するための工程断面図（その２）であ
る。
【図１１】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その３）であ
る。
の製造方法を説明するための工程断面図（その３）であ
る。
【図１２】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その４）であ
る。
の製造方法を説明するための工程断面図（その４）であ
る。
【図１３】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その５）であ
る。
の製造方法を説明するための工程断面図（その５）であ
る。
【図１４】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その６）であ
る。
の製造方法を説明するための工程断面図（その６）であ
る。
【図１５】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その７）であ
る。
の製造方法を説明するための工程断面図（その７）であ
る。
【図１６】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その８）であ
る。
の製造方法を説明するための工程断面図（その８）であ
る。
【図１７】本発明の第３の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その１）であ
る。
の製造方法を説明するための工程断面図（その１）であ
る。
【図１８】本発明の第３の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その２）であ
る。
の製造方法を説明するための工程断面図（その２）であ
る。
【図１９】本発明の第３の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その３）であ
る。
の製造方法を説明するための工程断面図（その３）であ
る。
【図２０】本発明の第３の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その４）であ
る。
の製造方法を説明するための工程断面図（その４）であ
る。
【図２１】本発明の第３の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その５）であ
る。
の製造方法を説明するための工程断面図（その５）であ
る。
【図２２】本発明の第３の実施の形態に係る半導体装置
の製造方法を説明するための工程断面図（その６）であ
る。
の製造方法を説明するための工程断面図（その６）であ
る。
１１……ｐ型Ｓｉ基板、１２、１１２、２１２……ｎ+
型埋め込み層、１３、１１３、２１３……ｎ型エピタキ
シャル層、１４……ＬＯＣＯＳ膜、１５……ｐ型チャネ
ルストッパ拡散層、１６……フィールドＳｉＯ2 膜、１
７、１１７、２１７……ｐ+ 型ポリシリコン層、１７
ａ、１１７ａ……ソース引出し電極、１７ｂ、１１７ｂ
……ドレイン引出し電極、２１７ａ……ベース引出し電
極、１８……層間絶縁膜、１９……開口部、２０……ゲ
ート酸化膜、２１ａ、２１ｂ……分離用酸化膜、２２…
…ｎ+ 型ポリシリコン層、２２ａ、１２２、１３２……
ゲート下層電極、２２２、２２３……エミッタ引出し電
極、２３ａ……ｐ型ソース領域、２３ｂ……ｐ型ドレイ
ン領域、２４……チャネル領域、２５ａ、１２５ａ……
ソース電極、２５ｂ、１２５ｂ……ドレイン電極、２５
ｃ、１２５ｃ……ゲート電極、２２５ａ……エミッタ電
極、２２５ｂ……ベース電極、２２５ｃ……コレクタ電
極、２６……ｎ+ 型コレクタ引出し領域、２７……開口
部、２８……ｐ型真性ベース領域、２９……ＳＩＣ領
域、３０……サイドウォールスペーサ、３１……Ｓｉ０
2 膜、３２、２３２……ｎ+ 型ポリシリコン層、３３…
…ｎ+ 型エミッタ領域、３４……ｐ型真性ベース領域、
３５……ｎ+ 型エミッタ領域。
型埋め込み層、１３、１１３、２１３……ｎ型エピタキ
シャル層、１４……ＬＯＣＯＳ膜、１５……ｐ型チャネ
ルストッパ拡散層、１６……フィールドＳｉＯ2 膜、１
７、１１７、２１７……ｐ+ 型ポリシリコン層、１７
ａ、１１７ａ……ソース引出し電極、１７ｂ、１１７ｂ
……ドレイン引出し電極、２１７ａ……ベース引出し電
極、１８……層間絶縁膜、１９……開口部、２０……ゲ
ート酸化膜、２１ａ、２１ｂ……分離用酸化膜、２２…
…ｎ+ 型ポリシリコン層、２２ａ、１２２、１３２……
ゲート下層電極、２２２、２２３……エミッタ引出し電
極、２３ａ……ｐ型ソース領域、２３ｂ……ｐ型ドレイ
ン領域、２４……チャネル領域、２５ａ、１２５ａ……
ソース電極、２５ｂ、１２５ｂ……ドレイン電極、２５
ｃ、１２５ｃ……ゲート電極、２２５ａ……エミッタ電
極、２２５ｂ……ベース電極、２２５ｃ……コレクタ電
極、２６……ｎ+ 型コレクタ引出し領域、２７……開口
部、２８……ｐ型真性ベース領域、２９……ＳＩＣ領
域、３０……サイドウォールスペーサ、３１……Ｓｉ０
2 膜、３２、２３２……ｎ+ 型ポリシリコン層、３３…
…ｎ+ 型エミッタ領域、３４……ｐ型真性ベース領域、
３５……ｎ+ 型エミッタ領域。
Claims (9)
- 【請求項１】 半導体基板上に第１導電型のエピタキシ
ャル層を成長させる第１の工程と、 基体全面にフィールド絶縁膜を形成し、前記エピタキシ
ャル層上の前記フィールド絶縁膜を選択的に除去して第
１の開口部を形成し、前記第１の開口部及びその周囲の
前記フィールド絶縁膜を覆う第２導電型の導電体層を形
成し、前記導電体層上に絶縁膜を形成する第２の工程
と、 前記第１の開口部における前記エピタキシャル層上の前
記絶縁膜及び前記導電体層を選択的に除去して、第２の
開口部を形成すると共に、前記導電体層を分断してそれ
ぞれの一端が前記エピタキシャル層に接しているソース
引出し電極及びドレイン引出し電極をそれぞれ形成する
第３の工程と、 前記第２の開口部内に露出した前記エピタキシャル層表
面並びに前記ソース引出し電極側面及び前記ドレイン引
出し電極側面を酸化して、ゲート酸化膜並びに第１及び
第２の酸化膜をそれぞれ形成する第４の工程と、 前記ゲート酸化膜上にゲート電極を形成する第５の工程
と、 前記ソース引出し電極及び前記ドレイン引出し電極から
第２導電型の不純物を拡散して、前記ゲート酸化膜両端
の前記エピタキシャル層表面にソース領域及びドレイン
領域をそれぞれ形成する第６の工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記導電体層が、ポリシリコン層であることを特徴とす
る半導体装置の製法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記導電体層が、シリコンと高融点金属との合金層であ
ることを特徴とする半導体装置の製法。 - 【請求項４】 半導体基板上に第１導電型のエピタキシ
ャル層を成長させ、前記エピタキシャル層を電界効果ト
ランジスタ領域の第１のエピタキシャル層とバイポーラ
トランジスタ領域の第２のエピタキシャル層とに分離す
る第１の工程と、 基体全面にフィールド絶縁膜を形成し、前記第１及び第
２のエピタキシャル層上の前記フィールド絶縁膜を選択
的に除去して第１及び第２の開口部をそれぞれ形成し、
前記第１及び第２の開口部及びそれらの周囲の前記フィ
ールド絶縁膜を覆う第２導電型の第１及び第２の導電体
層をそれぞれ形成し、前記第１及び第２の導電体層上に
絶縁膜を形成する第２の工程と、 前記第１の開口部における前記第１のエピタキシャル層
上の前記絶縁膜及び前記第１の導電体層を選択的に除去
して、第３の開口部を形成すると共に、前記第１の導電
体層を分断してそれぞれの一端が前記第１のエピタキシ
ャル層に接しているソース引出し電極及びドレイン引出
し電極を形成する第３の工程と、 前記第３の開口部内に露出した前記第１のエピタキシャ
ル層表面並びに前記ソース引出し電極側面及び前記ドレ
イン引出し電極側面を酸化して、ゲート酸化膜並びに第
１及び第２の酸化膜をそれぞれ形成し、基体全面に第１
導電型の第３の導電体層を堆積する第４の工程と、 前記第２の開口部における前記第２のエピタキシャル層
上の前記第３の導電体層、前記絶縁膜、及び前記第１の
導電体層を選択的に除去して、第４の開口部を形成する
と共に、一端が前記第２のエピタキシャル層に接してい
る前記第２の導電体層からなるベース引出し電極を形成
する第５の工程と、 前記第４の開口部内に露出した前記第２のエピタキシャ
ル層表面に第２導電型の不純物を添加して真性ベース領
域を形成した後、前記第４の開口部側壁にサイドウォー
ルスペーサを形成する第６の工程と、 基体全面に第１導電型の第４の導電体層を形成し、前記
第４の導電体層から第１導電型の不純物を拡散して前記
真性ベース領域表面にエミッタ領域を形成すると共に、
前記ソース引出し電極及び前記ドレイン引出し電極から
第２導電型の不純物を拡散して前記ゲート酸化膜両端の
前記第１のエピタキシャル層表面にソース領域及びドレ
イン領域をそれぞれ形成し、前記ベース引出し電極から
第２導電型の不純物を拡散して前記真性ベース領域に接
するグラフトベース領域を前記第２のエピタキシャル層
表面に形成する第７の工程と、 前記第４の導電体層及び前記第３の導電体層をパターニ
ングして、前記ゲート酸化膜上にゲート下層電極を、前
記エミッタ領域上にエミッタ引出し電極を、それぞれ形
成する第８の工程と、 前記ソース引出し電極上及び前記ドレイン引出し電極上
の前記絶縁膜並びに前記第２のエピタキシャル層上の前
記絶縁膜及び前記フィールド絶縁膜を選択的に除去して
第５乃至第７の開口部をそれぞれ形成し、前記ソース引
出し電極上に前記第５の開口部を介してソース電極を、
前記ドレイン引出し電極上に前記第６の開口部を介して
ドレイン電極を、前記第２のエピタキシャル層上に前記
第７の開口部を介してコレクタ電極を、それぞれ形成す
ると共に、前記ゲート下層電極上にゲート電極を、前記
エミッタ引出し電極上にエミッタ電極を、それぞれ形成
する第９の工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１及び第２の導電体層が、それぞれポリシリコン
層であることを特徴とする半導体装置の製法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１及び第２の導電体層が、それぞれシリコンと高
融点金属との合金層であることを特徴とする半導体装置
の製法。 - 【請求項７】 請求項４記載の半導体装置の製造方法に
おいて、 前記第６の工程の代わりに、 前記第４の開口部内に露出した前記第２のエピタキシャ
ル層上に第２導電型の真性ベース領域をエピタキシャル
成長させた後、前記第４の開口部側壁にサイドウォール
スペーサを形成する第６の工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記真性ベース領域が、シリコン層からなることを特徴
とする半導体装置の製造方法。 - 【請求項９】 請求項７記載の半導体装置の製造方法に
おいて、 前記真性ベース領域が、シリコン−ゲルマニウム層から
なり、前記第２のエピタキシャル層とヘテロ接合をなし
ていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068587A JPH10270580A (ja) | 1997-03-21 | 1997-03-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068587A JPH10270580A (ja) | 1997-03-21 | 1997-03-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270580A true JPH10270580A (ja) | 1998-10-09 |
Family
ID=13378086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9068587A Pending JPH10270580A (ja) | 1997-03-21 | 1997-03-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270580A (ja) |
-
1997
- 1997-03-21 JP JP9068587A patent/JPH10270580A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |