JP2743369B2

JP2743369B2 - 半導体装置とその製造方法

Info

Publication number: JP2743369B2
Application number: JP63059979A
Authority: JP
Inventors: 稔中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-03-14
Filing date: 1988-03-14
Publication date: 1998-04-22
Anticipated expiration: 2013-04-22
Also published as: JPH01232757A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置とその製造方法、特にベース及び
エミッタの取出し電極が低抵抗半導体層例えば低抵抗多
結晶シリコン半導体層からなるバイポーラトランジスタ
と、半導体基板に形成された低抵抗不純物領域を一方の
電極とする容量いわゆるMIS構造の容量を有する半導体
装置とその製造方法に関わる。

〔発明の概要〕

本発明はベースとエミッタの取出し電極とが低抵抗半
導体層からなるバイポーラトランジスタと半導体基板に
形成された不純物低抵抗領域を一方の電極とするいわゆ
るMIS構造の容量とを有する半導体装置において、そのM
IS構造の容量として特にその不純物低抵抗領域からなる
電極上に形成された絶縁膜すなわち誘電体膜とこれの上
に低抵抗半導体層が形成された構造をとるものであり、
またそのMIS構造の容量の低抵抗半導体層をバイポーラ
トランジスタにおけるベースあるいはエミッタの取出し
電極の低抵抗半導体層と同時に形成するようにし、さら
にそのMIS構造の容量の一方の電極とする低抵抗不純物
領域をバイポーラトランジスタのコレクタ電極取出し領
域と同時に形成するようにして高い容量すなわち小面積
のMIS構造の容量を形成し得るようにして高集積度化を
図ると共にさらに安定した特性を有する半導体装置を得
ることができる。

〔従来の技術〕

バイポーラトランジスタによるアナログ集積回路にお
いては、そのバイポーラトランジスタと共に容量素子の
形成を一般に必要とする。このようなバイポーラトラン
ジスタと容量素子とを有するアナログ集積回路の例とし
ては、例えば第３図に示すように例えばｐ型の半導体サ
ブストレイト（１）の一主面にバイポーラトランジスタ
のコレクタ埋込み領域（２）を選択的に形成し、サブス
トレイト（１）上にｎ型の半導体層（３）がエピタキシ
ャル成長された半導体基板（４）を構成し、半導体層
（３）にコレクタ埋込み領域（２）に達するかこれに近
接する深さにｎ型の高不純物濃度低抵抗のコレクタ電極
取出し領域（５）を選択的に形成し、コレクタ埋込み領
域（２）上にこれと離間してｐ型の比較的高不純物濃度
低比抵抗のベース電極取出し領域（6₁）いわゆるグラフ
トベース領域を例えば環状パターンに形成し、その中央
部にこのベース電極取出し領域（6₁）に連続して、これ
により低不純物濃度のｐ型のベース動作領域（6₂）を選
択的に形成し、このベース動作領域（6₂）上にｎ型の高
濃度のエミッタ領域（７）を選択的に形成する（8C），
（8B），（8E）はそれぞれコレクタ電極取出し領域
（５）、ベース電極取出し領域（6₁）、エミッタ領域
（７）上にオーミックに被着されたそれぞれコレクタ、
ベース及びエミッタ各電極を示す。このような構成にお
いて、この共通の半導体基板（４）上に容量素子として
MIS構造による容量（９）が形成される。すなわち、こ
の容量（９）はバイポーラトランジスタにおけるエミッ
タ領域（７）の例えば選択的拡散と同時に選択的に拡散
された、容量を構成する一方の電極となる低抵抗不純物
領域（10）を形成し、これの上に絶縁膜（11）すなわち
誘電体膜例えば減圧CVDによって形成したシリコンナイ
トライドSiNxを被着形成し、これの上に他方の電極例え
はアルミニウム電極（12）を被着した構成をとる。（1
3）は領域（10）上にオーミックに被着した他方の電極
で、これら電極（8C），（8B），（8E），（12）及び
（13）はそれぞれAlの全面蒸着及びフォトエッチングに
よるパターニングによって同時に形成し得るものであ
る。

このような構造及び製造方法によれば、MIS構造によ
る容量（９）は、その一方の電極となる低抵抗不純物領
域（10）がバイポーラトランジスタのエミッタ領域
（７）の形成と同時に形成されることによって簡単な製
造工程をとって容量の形成を行うことができるという利
点を有する。

しかしながら、このような方法による場合、実際上の
MIS構造の容量における一方の電極となる低抵抗不純物
（10）のシート抵抗が比較的大きい例えば40Ω／□を示
すことから、この低抵抗成分ｒによって高いＱ値が得られないという課題がある。

一方、昨今それぞれ不純物がドープされた半導体層、
例えば多結晶シリコン層からの半導体基板への不純物の
導入によってそのグラフトベース領域及びエミッタ領域
を形成するようにしてエミッタとベースの各位置及びこ
れらからの電極導出のセルフアライン（自己整合）を図
るようにしたいいわゆるダブルシリコンプロセスによる
バイポーラトランジスタがディジタル集積回路において
バイポートトランジスタにおける小面積化すなわち高速
性を得ることができる上において脚光を浴びている。こ
のようなバイポーラトランジスタによってアナログ集積
回路を構成する場合においても容量の形成を必要として
くるものであるが、このような集積回路としては、例え
ばエクステンデッドアブストラクツオブザ16（19
84 インターナショナル）コンファレンスオンソリ
ッドステートデバイシスアンドマテリアルズ（Ex
tended Abstracts of the 16th（1984 International）
Conference on Solid State Devices and Materials,Ko
be,1984,）pp.225〜228におけるバイポーラECLRAMにつ
いての記載にあるように、その容量として例えば半導体
基板上にAlを主体とする第１の金属層とSiNx絶縁膜すな
わち誘電体膜を介してAlによる第２の金属層を順次被着
した構成をとることの記述がある。しかしながら、この
場合において半導体基板上に第１のAlを主体とする金属
層を被着する場合、実際上Al金属層の表面は比較的表面
性が悪く、またヒロックなどの突起の発生などの問題も
あるので、これの上に形成する例えばAlの耐熱性の問題
から低温度で形成し得るプラズマCVDによるSiNx誘電体
膜としては、比較的厚い例えば1.2μｍ程度の厚さに形
成せざるを得ないことから、単位面積当りの容量が比較
的小さく大容量の容量素子を形成する場合、この容量素
子の占有面積が大とならざるを得ず、さらに下層の第１
の金属層における上述したヒロックの発生等によって容
量値の不均一性及び不安定性に課題がある。

〔発明が解決しようとする課題〕

本発明は、上述したバイポーラトランジスタにおける
特性上の課題、信頼性の課題等を解決し、スイッチング
特性の良好なそして上述した半導体層によるベース及び
エミッタの自己整合型のいわゆるダブルポリシリコン型
のバイポーラトランジスタ構成をとり、かつこれと同時
に大容量で安定性に優れた容量素子を形成して信頼性の
高いバイポーラアナログ集積回路を製造の煩雑性を招来
することなく得ることができるようにした半導体装置と
その製造方法を提供する。

〔課題を解決するための手段〕

本発明は、第１図Ｊに示すように、共通の半導体基板
（21）にバイポーラトランジスタ（22）と容量（23）と
を有する構成とするものであるが、そのバイポーラトラ
ンジスタ（22）は、そのベース及びエミッタの取出し電
極（24B）及び（24E）が第１及び第２の低抵抗半導体層
（25₁）及び（25₂）から構成されるものであり、また容
量（23）は半導体基板（21）に形成された低抵抗不純物
領域（26）を一方の電極とし、これの上に絶縁膜（27）
すなわち誘電体膜を介して他方の電極の少くとも地下層
として低抵抗半導体（28）を被着形成して、MIS構造に
よる容量として構成する。

そして、MIS構造による容量（23）の製造に当たって
は、その低抵抗不純物領域（26）はバイポーラトランジ
スタ（22）におけるコレクタ電極取出しのための低抵抗
のコレクタ電極取出し領域（29）と同時に形成した低抵
抗不純物領域によって構成し、また低抵抗半導体層（2
8）としてバイポーラトランジスタ（22）を構成する第
１または第２の低抵抗半導体層（25₁）または（25₂）に
よって構成する。

〔作用〕

上述の本発明装置及びその製造方法によれば、バイポ
ーラトランジスタ（22）がそのエミッタ及びベースが自
己整合によるタブルポリシリコンによるバイポーラトラ
ンジスタであることによって高速性に優れ、またそのMI
S構造による容量はその一方の電極となる低抵抗不純物
領域（26）が、バイポーラトランジスタのコレクタ電極
取出し領域（29）と同時に形成した、すなわち充分高濃
度の低抵抗領域によって形成されることによってそのシ
ート抵抗は、例えば10Ω／□となることから、ここにお
ける分布抵抗を充分小とすることができることによって
高いＱ値を有する優れた特性の容量を構成することがで
きる。またAl等の金属層上に絶縁誘電体層が形成される
構成がとられないことによって、信頼性の高い、したが
って誘電体層としての絶縁膜（27）としては充分薄い例
えば500Å程度のシリコンナイトライドSiNx膜によって
構成することができるので、SiNx膜を特に低圧気相成長
法LP−CVD法によって形成する場合、高い緻密性に富ん
だSiNx膜として形成することができることによって、よ
り安定で面積当りの容量を増大することができ、高集積
度化とさらにこれによる高速性を図ることができ、安定
性にすぐれた信頼性の高い半導体装置、特にアナログバ
イポーラトランジスタのアナログ集積回路を得ることが
できる。

〔実施例〕

第１図Ａに示すように、例えばｐ型のシリコン半導体
サブストレイト（41）を用意し、その一主面上にｎ型の
高濃度のコレクタ埋込み領域（42）を選択的拡散等によ
って形成し、またこの埋込み領域（42）の形成部の周囲
を囲み、さらに最終的に容量を形成すべき部分上を囲ん
で例えばメッシュ状パターンにｐ型の高濃度のチャンネ
ルストップ領域（43）を選択的に形成し、これらコレク
タ埋込み領域（42）とチャンネルストップ領域（43）が
形成されたサブストレイト（41）の主面上にサブストレ
イト（41）と異なる導電型のｎ型の半導体層（44）をエ
ピタキシャル成長して半導体基板（21）を構成する。

第１図Ｂに示すように、図示しないが例えばシリコン
ナイトライドSiNx膜を所要のパターンに被着し、これを
マスクとして各素子間に相当する部分、すなわち例えば
チャンネルストップ領域（43）上を含む分離領域等のい
わゆるフィールド部と、さらに最終的にバイポーラトラ
ンジスタにおけるベース領域とコレクタ領域のコレクタ
電極取出し領域を区分する部分とに選択的酸化を行って
厚いSiO₂酸化膜による絶縁層（45）を形成する。

上述した選択拡散のマスクとなるナイトライド層SiNx
膜を除去して第１図Ｃに示すように、最終的に第１図Ｊ
で説明した容量（23）を形成する部分とコレクタ電極取
出し領域（29）を形成する部分とを除いて、他部をフォ
トレジストによって覆ってｎ型の不純物のイオン注入を
半導体層（44）の表面より行ってコレクタ電極取出し領
域（29）を形成すると同時に低抵抗不純物領域（26）を
形成する。その後必要に応じて例えば薄いSiO₂酸化膜に
よる保護膜（46）を半導体層（44）上に形成する。

第１図Ｄに示すように、必要に応じて低抵抗不純物領
域（26）上の容量形成部の保護膜（46）を選択的ドライ
エッチング例えばフォトレジストによるエッチングレジ
ストを形成し、反応性イオンエッチング（RIE）等によ
って除去する。そして全面的に低圧CVD法によってシリ
コンナイトライドSiNxによる絶縁膜（27）すなわち誘電
体膜を形成し、その後選択的ドライエッチングすなわち
例えばフォトレジスト膜等のエッチングレジストを容量
（23）を形成する部分に形成し（図示せず）、ドライエ
ッチング例えばRIEによってSiNx膜のエッチングレジス
トが形成されていない部分を除去する。このとき保護膜
（46）を形成しておくときは、SiNx膜の選択的除去のRI
Eに際して半導体層（44）の表面が荒されるという不都
合を回避できる。尚、このように低圧CVDによって形成
したSiNxは、緻密性に富み均一な厚さに形成される。

第１図Ｅに示すように、全面エッチングによって保護
膜（46）をエッチング除去し、続いて全面的に低抵抗半
導体層例えばｐ型の不純物が高濃度にドープされた多結
晶シリコン層をCVD法によって形成するか、あるいは多
結晶シリコン層をCVDして後に不純物を高濃度にドーピ
ングして第１の低抵抗半導体層（25₁）を形成し、その
後選択的にドライエッチング例えばRIEによってバイポ
ーラトランジスタの形成部のコレクタ電極取出し領域
（29）以外の部分すなわち、ベース及びエミッタ領域の
形成部上と、さらに絶縁膜（27）上を残して他部をエッ
チング除去し、絶縁膜（27）上に低抵抗半導体層（28）
を形成する。

第１図Ｆに示すように、絶縁層（47）例えばSiO₂層
を、一旦全面的にCVD法によって形成し、選択的ドライ
エッチングによってバイポーラトランジスタのベース領
域のエミッタ直下のベース動作領域となる部分上にベー
ス窓（51）の窓あけを行い、更にこの窓（51）を通じて
これの下の第１の低抵抗半導体層（25₁）に窓開けを行
い、半導体層（44）を外部に露呈し、必要に応じてこの
露呈部にさらに例えば薄いSiO₂による保護膜（48）を形
成し、この保護膜（48）を貫通する所要のエネルギーを
もってｐ型の不純物例えばボロンをイオン注入する。

第１図Ｇに示すように、絶縁層（47）上を含んで全面
的に例えば同様のSiO₂より成る上層の絶縁層（47）をCV
D法等によって形成する。その後アニール処理を施すこ
とによってこの不純物打込み領域にベース動作領域（4
9）を形成すると共にその周囲に第１の低抵抗半導体層
（25₁）からの不純物の導入を行って、そのベース動作
領域（49）の周囲に低比抵抗のベース電極取出し領域
（50）を形成する。このようにして両領域（49）及び
（50）によってベース領域が形成されるものであり、低
抵抗半導体層（25₁）はベース取出し電極（24B）とな
る。つまり、ベース領域のベース電極取出し領域（50）
と電極（24B）とが自己整合する。

その後、第１図Ｈに示すように異方性エッチング例え
ばRIEによるドライエッチングによってSiO₂絶縁層（4
7）の上層から所要の厚さのエッチングを行う。このよ
うにすることによってベース窓（51）の周縁に所要の幅
Ｗに渡るサイドウォール（52）を形成する。

そして、第１図Ｉに示すように、このサイドウォール
（52）が形成された窓（51）内を含んで例えば全面的に
低比抵抗の第２の低抵抗半導体層（25₂）例えばｎ型の
不純物がドープされた多結晶シリコン層、あるいは多結
晶シリコン層の形成後に不純物のドーピングを行うこと
によって形成し、ベース窓（51）内と、これにより例え
ば絶縁層（47）上に跨った所要の幅を残して他部を選択
的ドライエッチングによって除去し、アニール処理を施
すことによって半導体層（25₂）の不純物をベース動作
領域（49）上に導入して、エミッタ領域（53）を選択的
に形成すると共にこれに対するエミッタ取出し電極（24
E）を自己整合的に構成する。

次に第１図Ｊに示すように、コレクタ電極取出し領域
（29）上と、第１の低抵抗半導体層（25₁）によるベー
ス取出し電極（24B）上と、絶縁膜（27）上における第
１の低抵抗半導体層（25₁）上と、低抵抗不純物領域（2
6）の一部上とにおいて、それぞれ絶縁層（47）に窓W_C,
W_B,W_A1,W_A2の窓開けを行う。この絶縁層（47）に対する
各窓W_C,W_B,W_A1及びW_A2の穿設は、異方性ドライエッチン
グのRIEで行うことによって制御性良く高精度に形成す
る。そして、この場合、RIEによるものの、最終的に形
成する容量を構成する誘電体層、すなわち絶縁膜（27）
は、低抵抗半導体層（28）すなわち第１の低抵抗半導体
層（25₁）によって覆われていることによってこれがダ
メージを受けることがなく、安定した膜質を保持する。

そして、各窓W_C,W_B,W_A1,W_A2内を含んで例えばAl層を
全面的に蒸着し、パターン化して、コレクタ電極取出し
領域（29）上と、ベース取出し電極（24B）上と、エミ
ッタ取出し領域（24E）上に、それぞれコレクタ、ベー
ス及びエミッタ各電極（54C），（54B）及び（54E）を
オーミックに被着形成すると共に低抵抗半導体層（28）
上と低抵抗不純物領域（26）上とに第１及び第２の電極
（54₁）及び（54₂）を形成し、共通の半導体基板（21）
に、npnバイポーラトランジスタ（22）と、MIS型の容量
（23）とを構成する。

尚、上述した例においては、MIS構成による容量（2
3）の一方の電極側の低抵抗半導体層（28）をバイポー
ラトランジスタ（22）のベース取出し電極（24B）を構
成する第１の低抵抗半導体層（25₁）によって形成する
ようにした場合であるが、ある場合はバイポーラトラン
ジスタ（22）のエミッタ取出し電極（24E）を構成する
第２の低抵抗半導体層（25₂）によって構成することも
できる。この場合を第２図を参照して説明する。この場
合においては第１図Ａ〜第１図Ｃで説明したと同様の工
程をとって後、この場合においては、領域（26）上にシ
リコンナイトライドSiNxによる絶縁膜（27）の形成前に
第２図Ａに示すように第１の低抵抗半導体層（25₁）を
形成し、ベース窓の形成を行いサイドウォール（52）の
形成を行って後、例えば絶縁層（47）に領域（26）上に
おいて窓W_A1の穿設を行い、この窓W_A1内を含んで絶縁膜
（27）の形成を行い、その後第２図Ｂに示すように、こ
れの上に第２の低抵抗半導体層（25₂）の形成と同時に
低抵抗半導体層（28）の形成を行う。その後、第１図Ｊ
で説明したと同時に各電極の形成を行う。

尚、第２図において第１図と対応する部分には同一符
号を付して重複説明を省略する。この場合においても、
絶縁膜（27）上に半導体層（28）が存在することによっ
て第２の低抵抗半導体層（25₂）に対するパターン化す
なわちエミッタ取出し電極（24E）の形成時のRIEによっ
て絶縁膜（27）が損傷を受けることの回避がなされる。
また、上述した各例においては、npn型バイポーラトラ
ンジスタを形成し、容量（23）の低抵抗不純物領域（2
6）がｎ型の場合について説明したが、各部において図
示とは逆の導電型に選定し得るなど種々の変形変更をな
し得る。

〔発明の効果〕

上述したように本発明によれば、エミッタ及びベース
の自己整合型の第１及び第２の低抵抗半導体層によるい
わゆるダブルポリシリコン型のバイポーラトランジスタ
による半導体装置を用いた構成としたので高速性に富
み、またこれとほとんど並行してMIS型の容量（23）を
構成するようにし、そのMIS構造の半導体側すなわち低
抵抗不純物領域（26）を特にバイポーラトランジスタの
充分低抵抗が小さいコレクタ電極取出し領域によって形
成するようにしたのでそのシート抵抗の低減化を図るこ
とができ、高いＱ値を得ることができる。

また、そのMIS構造の容量の誘電体膜としての絶縁膜
（27）下にはAl金属層等の被着がないことによってこれ
によるヒロック等あるいは表面の粗さの補償のために充
分厚い膜厚とする必要がなく500Å程度の充分薄い厚さ
とし得ることによって面積当りの容量が大となると共に
その平面性から信頼性が高い容量を構成することができ
る。

さらに、その絶縁膜（27）上には低抵抗半導体層（2
8）が被着形成された構成をとるようにしたので、例え
ば上述した絶縁層（47）に対する窓あけ、あるいは第２
の低抵抗半導体層（25₂）のパターン化における異方性
ドライエッチングRIEに際して、絶縁膜（27）の保護を
行うことができ、より安定性に優れた膜質のよい絶縁膜
（27）すなわち誘電体膜によって信頼性の高い容量（2
3）を構成することができるなど実用に供してその利益
は大である。

【図面の簡単な説明】

第１図Ａ〜Ｊは本発明製法の一例の工程図、第２図Ａ及
びＢは他の例の工程図、第３図は従来の半導体装置の略
線的断面図である。（21）は半導体基板、（22）はバイポーラトランジス
タ、（23）は容量、（24B）はベース取出し電極、（24
E）はエミッタ取出し電極、（25₁）は第１の低抵抗半導
体層、（25₂）は第２の低抵抗半導体層、（26）は低抵
抗不純物領域、（27）は絶縁膜、（28）は低抵抗半導体
層、（29）はコレクタ電極取出し領域である。

Claims

(57)【特許請求の範囲】

【請求項１】バイポーラトランジスタとMIS型の容量と
が、同一基板上に形成された半導体装置であって、上記バイポーラトランジスタと上記MIS型の容量とは絶
縁層で分離され、上記バイポーラトランジスタのベース取出し電極及びエ
ミッタ取出し電極は低抵抗半導体層で形成され、上記基板に形成された低抵抗不純物領域を上記MIS型の
容量の一方の電極とし、上記MIS型の容量の他方の電極を上記低抵抗半導体層に
よって構成したことを特徴とする半導体装置。
【請求項２】バイポーラトランジスタとMIS型の容量と
が、同一基板上に形成された半導体装置の製造方法であ
って、上記バイポーラトランジスタと上記MIS型の容量との形
成部間に、これらを絶縁分離する絶縁層を形成し、上記バイポーラトランジスタのベース取出し電極及びエ
ミッタ取出し電極を低抵抗半導体層で形成し、上記MIS型の容量の一方の電極を構成する低抵抗不純物
領域を上記バイポーラトランジスタのコレクタ電極取出
し領域と同時に形成し、上記低抵抗不純物領域に絶縁膜を形成し、該絶縁膜上に
上記低抵抗半導体層による他方の電極を形成することを
特徴とする半導体装置の製造方法。