JP2003124337A

JP2003124337A - 半導体装置及びその製造方法

Info

Publication number: JP2003124337A
Application number: JP2001320834A
Authority: JP
Inventors: Atsushi Kuranouchi; 厚志倉野内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-10-18
Filing date: 2001-10-18
Publication date: 2003-04-25

Abstract

(57)【要約】（修正有）【課題】高速化や高性能化に適したエピタキシャルベ
ース領域を有する構造のバイポーラトランジスタと、集
積化に適した構造の容量素子とを、必要最低限の工程追
加で同一の半導体基板上に製造することができる。【解決手段】同一の半導体基板１１にバイポーラトラ
ンジスタ及び容量素子が形成され、エピタキシャル層で
形成されたベース領域２０及び容量素子の上部電極２１
が、同時に形成された気相成長層からパターニングされ
て形成されている。半導体基板１１上の第１の絶縁膜１
８に形成された第１の開口を含むように容量素子の誘電
体膜１９を形成し、気相成長により第１の絶縁膜１８に
形成された第２の開口を含むように単結晶半導体層２０
を形成すると同時に誘電体膜１９上に多結晶半導体層２
１を形成し、単結晶半導体層２０をパターニングしてベ
ース領域２０を形成すると同時に多結晶半導体層２１を
パターニングして上部電極２１を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタと容量素子とを同一半導体基板上に形成して成る
半導体装置及びその製造方法に係わり、更に詳しくは、
エピタキシャル領域を有して高速動作に適した高性能の
バイポーラトランジスタとＭＩＳ構造の容量素子とを同
一半導体基板上に形成して成る半導体装置及びその製造
方法に係わる。

【０００２】

【従来の技術】従来のバイポーラ集積回路では、高速
化、高性能化のために、エピタキシャル層で形成された
ベース領域（以下、エピタキシャルベース領域という）
を有したバイポーラトランジスタを含む構造の研究、開
発が行われている。

【０００３】このエピタキシャルベース領域を有する構
造のバイポーラトランジスタを用いて半導体集積回路を
作製する場合には、抵抗や容量素子等の受動素子も作製
する必要がある。

【０００４】

【発明が解決しようとする課題】上述のエピタキシャル
ベース領域を有する構造のバイポーラトランジスタを製
造する際には、エピタキシャル層と多結晶層とをそれぞ
れ半導体基板上に成長させるため、エピタキシャルベー
ス領域の利点を最大限に活かすために素子構造を最適化
することが非常に重要になってくる。

【０００５】一方、受動素子においては、その製造工程
を能動素子の製造工程と共有化することによりいかに製
造コストを削減できるか、ということも重要になる。

【０００６】ここで、前述した受動素子のうち、容量素
子としてＭＩＳ構造（金属―絶縁体―半導体の積層構
造）の容量素子が提案されている。このＭＩＳ構造の容
量素子は、容量素子の下部電極を半導体で構成するの
で、半導体基体の半導体領域を下部電極として利用する
ことができることから、集積化に好適な構造となってい
る。

【０００７】そして、このＭＩＳ構造の容量素子を、上
述のエピタキシャルベース領域を有する構造のバイポー
ラトランジスタと同一の半導体基板上に形成して、能動
素子と受動素子とを有する半導体装置の集積化を図ると
共に、製造コストの低減化を図ることが求められる。

【０００８】上述した問題の解決のために、本発明にお
いては、高速化や高性能化に適したエピタキシャルベー
ス領域を有する構造のバイポーラトランジスタと、集積
化に適した構造の容量素子とを、必要最低限の工程追加
で同一の半導体基板上に製造することができる半導体装
置及びその製造方法を提供するものである。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
同一の半導体基板にバイポーラトランジスタ及び容量素
子が形成されて成る半導体装置であって、バイポーラト
ランジスタのベース領域がエピタキシャル層で形成さ
れ、バイポーラトランジスタのベース領域のエピタキシ
ャル層と、容量素子の上部電極とが、同時に形成された
気相成長層からそれぞれパターニングされて形成されて
いるものである。

【００１０】本発明の半導体装置の製造方法は、同一の
半導体基板にバイポーラトランジスタ及び容量素子が形
成されて成る半導体装置の製造方法であって、半導体基
板上に第１の絶縁膜を形成し、この第１の絶縁膜をパタ
ーニングして容量素子の形成領域に第１の開口を形成す
る工程と、表面に誘電体膜を形成し、この誘電体膜を第
１の開口を含むようにパターニングして容量素子の誘電
体膜を形成する工程と、第１の絶縁膜を再度パターニン
グしてバイポーラトランジスタの形成領域に第２の開口
を形成する工程と、気相成長により第２の開口を含んで
単結晶半導体層を形成すると同時に、誘電体膜上に多結
晶半導体層を形成する工程と、単結晶半導体層をパター
ニングしてバイポーラトランジスタのベース領域を形成
すると同時に、誘電体膜上に形成された多結晶半導体層
をパターニングして容量素子の上部電極を形成する工程
と、バイポーラトランジスタのベース領域を覆って全面
的に第２の絶縁膜を形成し、この第２の絶縁膜をパター
ニングしてバイポーラトランジスタのエミッタ用開口を
形成する工程と、エミッタ用開口を含んでバイポーラト
ランジスタのエミッタ取り出し電極を形成する工程とを
有するものである。

【００１１】上述の本発明の半導体装置の構成によれ
ば、バイポーラトランジスタのベース領域がエピタキシ
ャル層で形成され、バイポーラトランジスタのベース領
域のエピタキシャル層と、容量素子の上部電極とが、同
時に形成された気相成長層からそれぞれパターニングさ
れて形成されていることにより、これらベース領域及び
上部電極を同一の工程で同時に形成することが可能にな
る。

【００１２】上述の本発明の半導体装置の製造方法によ
れば、気相成長により第２の開口を含んで単結晶半導体
層を形成すると同時に、誘電体膜上に多結晶半導体層を
形成する工程と、単結晶半導体層をパターニングしてバ
イポーラトランジスタのベース領域を形成すると同時
に、誘電体膜上に形成された多結晶半導体層をパターニ
ングして容量素子の上部電極を形成する工程を有するこ
とにより、ベース領域及び上部電極を同時に形成するこ
とができ、新たな工程を追加しなくても容量素子の上部
電極を形成することができる。

【００１３】

【発明の実施の形態】本発明は、同一の半導体基板にバ
イポーラトランジスタ及び容量素子が形成されて成る半
導体装置であって、バイポーラトランジスタのベース領
域がエピタキシャル層で形成され、バイポーラトランジ
スタのベース領域のエピタキシャル層と、容量素子の上
部電極とが、同時に形成された気相成長層からそれぞれ
パターニングされて形成されている半導体装置である。

【００１４】また本発明は、上記半導体装置において、
バイポーラトランジスタのエピタキシャル層に形成され
たグラフトベース領域と、容量素子の上部電極とが、同
時に不純物がイオン注入されて成る構成とする。

【００１５】本発明は、同一の半導体基板にバイポーラ
トランジスタ及び容量素子が形成されて成る半導体装置
の製造方法であって、半導体基板上に第１の絶縁膜を形
成し、この第１の絶縁膜をパターニングして容量素子の
形成領域に第１の開口を形成する工程と、表面に誘電体
膜を形成し、この誘電体膜を第１の開口を含むようにパ
ターニングして容量素子の誘電体膜を形成する工程と、
第１の絶縁膜を再度パターニングしてバイポーラトラン
ジスタの形成領域に第２の開口を形成する工程と、気相
成長により第２の開口を含んで単結晶半導体層を形成す
ると同時に、誘電体膜上に多結晶半導体層を形成する工
程と、単結晶半導体層をパターニングしてバイポーラト
ランジスタのベース領域を形成すると同時に、誘電体膜
上に形成された多結晶半導体層をパターニングして容量
素子の上部電極を形成する工程と、バイポーラトランジ
スタのベース領域を覆って全面的に第２の絶縁膜を形成
し、この第２の絶縁膜をパターニングしてバイポーラト
ランジスタのエミッタ用開口を形成する工程と、エミッ
タ用開口を含んでバイポーラトランジスタのエミッタ取
り出し電極を形成する工程とを有する半導体装置の製造
方法である。

【００１６】また本発明は、上記半導体装置の製造方法
において、エミッタ用開口を含んで多結晶半導体層を形
成し、レジストパターンを用いて多結晶半導体層をパタ
ーニングしてエミッタ取り出し電極を形成する工程と、
レジストパターンを用いてベース領域に不純物をイオン
注入すると同時に、容量素子の上部電極にも不純物をイ
オン注入する工程とを有する。

【００１７】図１は、本発明の半導体装置の一実施の形
態を示す概略構成図（断面図）である。この半導体装置
は、同一半導体基板に、能動素子としてエピタキシャル
ベース領域を有する高速、高性能のバイポーラトランジ
スタと、受動素子として容量素子とを混載した構成とな
っている。

【００１８】本実施の形態に係る半導体装置は、図１に
示すように、第１導電型、例えばＰ型のシリコン半導体
基板１１に第２導電型、例えばＮ^-のエピタキシャル層
１２を気相成長してなる半導体基体１３が設けられ、こ
の半導体基体１３の第１の素子形成領域１にバイポーラ
トランジスタが形成され、第２の素子形成領域２に容量
素子が形成されて成る。本実施の形態では、バイポーラ
トランジスタは縦型のＮＰＮバイポーラトランジスタと
して構成され、容量素子はＭＩＳ構造の容量素子（以下
ＭＩＳ容量素子とする）として構成されている。

【００１９】第１の素子形成領域１のバイポーラトラン
ジスタでは、シリコン半導体基板１１とエピタキシャル
層１２に跨ってＮ⁺コレクタ埋め込み領域１４が形成さ
れ、エピタキシャル層１２によるＮ型コレクタ領域の表
面にエピタキシャル成長による半導体層から成るＰ型ベ
ース領域（所謂エピタキシャルベース領域）２０が形成
され、エピタキシャルベース領域２０の真性ベース領域
表面に例えばＮ型不純物含有の多結晶シリコン層２２か
らの不純物拡散によるエミッタ領域２０Ｅが形成されて
いる。エピタキシャルベース領域２０はＰ型真性ベース
領域とＰ⁺のグラフトベース領域（外部ベース領域）２
０Ｇにて形成される。

【００２０】第２の素子形成領域２の容量素子では、エ
ピタキシャル層１２にシリコン半導体基板１１に達する
Ｎ⁺のプラグイン層１５Ｂが形成され、このプラグイン
層１５Ｂが下部電極を構成し、このプラグイン層１５Ｂ
の表面に誘電体膜としてＳｉ ₃Ｎ₄膜１９が形成され、
このＳｉ₃Ｎ₄膜１９上に第１導電型、例えばＰ型の不
純物がイオン注入された多結晶シリコン層２１が形成さ
れ、この多結晶シリコン層２１は上部電極を構成してい
る。即ち多結晶シリコン層２１、Ｓｉ₃Ｎ₄膜１９、プ
ラグイン層１５Ｂにより、ＭＩＳ構造の容量素子が構成
される。

【００２１】第１の素子形成領域１と第２の素子形成領
域２との間は、半導体基体１３の表面にフィールド酸化
膜１７が形成され、このフィールド酸化膜１７の下に第
１導電型例えばＰ⁺の素子分離領域１６が形成されてい
る。そして、これらフィールド酸化膜１７及び素子分離
領域１６により、第１の素子形成領域１と第２の素子形
成領域２とが分離されている。

【００２２】本実施の形態の半導体装置においては、特
にＭＩＳ容量素子の下部電極を構成するＮ⁺のプラグイ
ン層１５Ｂが、縦型ＮＰＮバイポーラトランジスタのコ
レクタ取り出し領域を構成するＮ⁺のプラグイン層１５
Ａと同一のＮ⁺層により形成されている。従って、これ
らのプラグイン層１５Ａ及び１５Ｂは、不純物濃度や深
さがほぼ同等になっている。

【００２３】また、本実施の形態の半導体装置において
は、ＭＩＳ容量素子の上部電極を構成する多結晶シリコ
ン層２１が、縦型ＮＰＮバイポーラトランジスタのエピ
タキシャルベース領域２０の単結晶シリコン層と同時に
気相成長により形成されたものである。即ち同時に形成
された気相成長層から、それぞれパターニングされて形
成されたものである。縦型ＮＰＮバイポーラトランジス
タのエピタキシャルベース領域２０は、半導体基体１３
のＮ^-のエピタキシャル層１２に接続した状態でエピタ
キシャル成長させたので、単結晶シリコン層となってい
る。一方、ＭＩＳ容量素子の上部電極２１は、Ｓｉ₃Ｎ
₄膜（誘電体膜）１９上に成長させたので、エピタキシ
ャル成長はしないことから単結晶シリコン層ではなく多
結晶シリコン層となっている。従って、これら多結晶シ
リコン層２１及び単結晶シリコン層２０は、膜厚がほぼ
同等となっており、共にＰ型の不純物がドープされてい
る。

【００２４】さらに、本実施の形態の半導体装置におい
ては、縦型ＮＰＮバイポーラトランジスタのエピタキシ
ャルベース領域２０を構成する単結晶シリコン層のう
ち、図１の両端部に近い側のグラフトベース領域２０Ｇ
を、ＭＩＳ容量素子の上部電極２１の多結晶シリコン層
と同時にＰ型不純物が追加注入された構成とする。この
追加注入により、Ｐ型不純物の濃度が増大して低抵抗化
されている。従って、これらグラフトベース領域２０Ｇ
及び上部電極２１は、Ｐ型不純物の不純物濃度がほぼ同
等になっている。

【００２５】上述の本実施の形態の半導体装置によれ
ば、ＭＩＳ容量素子の下部電極を構成する半導体基体１
３内に形成されたプラグイン層１５Ｂが、ＮＰＮバイポ
ーラトランジスタのコレクタ取り出し領域を構成する半
導体基体内に形成されたプラグイン層１５Ａと同一のＮ
⁺層により形成されていることにより、これらを同時に
同じ工程で形成することが可能になる。

【００２６】また、ＭＩＳ容量素子の上部電極を構成す
る多結晶シリコン層２１が、ＮＰＮバイポーラトランジ
スタのエピタキシャルベース領域２０を構成する単結晶
シリコン層と同時に気相成長により形成された構成とす
ることにより、これらを同時に同じ工程で形成すること
が可能になる。

【００２７】さらに、グラフトベース領域２０Ｇ及びＭ
ＩＳ容量素子の上部電極を構成する多結晶シリコン層２
１が、同時にＰ型不純物が追加注入された構成とするこ
とにより、これらを同時にＰ型不純物の注入によりＰ⁺
化することが可能になる。

【００２８】上述のように、ＭＩＳ容量素子の下部電極
１５Ｂ及び上部電極２１を、縦型ＮＰＮバイポーラトラ
ンジスタを構成するコレクタ取り出し領域１５Ａ及びエ
ピタキシャルベース領域２０と同時に形成された構成と
することにより、ＭＩＳ容量素子及び縦型ＮＰＮバイポ
ーラトランジスタの製造工程の共有化を図り、製造コス
トを低く抑えることが可能になる。

【００２９】これにより、エピタキシャルベース領域２
０を含む構造の高速化や高性能化に適した縦型ＮＰＮバ
イポーラトランジスタと、集積化に適したＭＩＳ容量素
子とを、同一の半導体基板１１上に低い製造コストで製
造することが可能になる。

【００３０】次に、本発明製法の一実施の形態として、
図１に示した半導体装置の製造方法を説明する。まず、
第１導電型例えばＰ型の（１００）シリコン半導体基板
１１の第１の素子形成領域即ちバイポーラトランジスタ
形成領域１に、例えば１２００℃でＳｂ ₂Ｏ₃を用いた
Ｓｂの気相拡散により、第２導電型、例えばＮ⁺の埋め
込み領域１４を形成する。その後、半導体基板１１上
に、抵抗率１〜５Ω・ｃｍ、膜厚０．５〜１．５μｍの
第２導電型、例えばＮ^-のエピタキシャル層１２を成長
させて、半導体基板１１及びエピタキシャル層１２から
成る半導体基体１３を形成する。次に、半導体基体１３
の表面の例えば厚さ５０ｎｍを全面的に熱酸化した後、
ＣＶＤ法によりＳｉ₃Ｎ₄膜を例えば１００ｎｍの膜厚
で形成する。そして、Ｓｉ₃Ｎ₄膜上にアクティブ領域
を開口するマスクパターンを形成し、アクティブ領域の
Ｓｉ₃Ｎ₄膜及び熱酸化膜（ＳｉＯ₂膜）を除去した
後、１０００〜１０５０℃のスチーム酸化により厚さ３
００〜８００ｎｍのフィールド酸化膜１７を形成する。
続いて、Ｓｉ₃Ｎ₄膜を除去した後、フィールド酸化膜
１７の下に、Ｐ型不純物として、１００〜７２０ｋｅ
Ｖ、１×１０¹²〜５×１０¹³の範囲のボロンイオン注入
を複数回行い、Ｐ⁺の素子分離領域１６を半導体基板１
１に達するように形成する。この素子分離領域１６によ
り、バイポーラトランジスタ形成領域１と第２の素子形
成領域即ち容量素子形成領域２が分離される。

【００３１】また、Ｎ型不純物として、１５０〜７２０
ｋｅＶ、１×１０¹²〜５×１０¹³の範囲のリン（Ｐ）の
イオン注入を複数回行い、バイポーラトランジスタ形成
領域１及び容量素子形成領域２にＮ⁺のプラグイン層１
５Ａ，１５Ｂを形成する。このうちバイポーラトランジ
スタ形成領域１に形成されるプラグイン層１５Ａは、Ｎ
⁺の埋め込み領域１４に達して形成され、コレクタ電極
取り出し領域となる。

【００３２】次に、８００〜９００℃の熱酸化により、
表面に厚さ７〜１０ｎｍの酸化膜を形成した後、全面に
ＣＶＤ（化学的気相成長）法にて１００〜２００ｎｍの
膜厚で第１のＳｉＯ₂膜１８を形成する。その後、第１
のＳｉＯ₂膜１８をレジストパターンを用いたドライエ
ッチングによりパターニングして、容量素子形成領域２
に対応する部分に選択的に開口（第１の開口）を形成す
る。そして、この開口を含んで表面にＣＶＤ法により誘
電体膜例えばＳｉ₃Ｎ₄膜１９を形成した後、レジスト
パターンを用いたドライエッチングによりＳｉ₃Ｎ₄膜
１９をパターニングして、容量素子形成領域２の所定の
部分即ち前記開口を含む部分にＳｉ₃Ｎ₄膜１９が残る
ようにする（以上図２Ａ参照）。

【００３３】次に、レジストパターンを用いて、第１の
ＳｉＯ₂膜１８を再度パターニングすることにより、図
２Ｂに示すように、バイポーラトランジスタ形成領域１
に選択的にエピタキシャルベース領域２０を形成するた
めの開口（第２の開口）３１を形成する。

【００３４】次に、バイポーラトランジスタ形成領域１
にエピタキシャルベース領域２０を形成する。エピタキ
シャルベース領域２０は、Ｐ型不純物例えばボロンをド
ープしたシリコンやＳｉＧｅにより形成される。即ち図
３Ｃに示すように、第１のＳｉＯ₂膜１８の開口３１を
含んで全面にエピタキシャル成長を施し、例えばボロン
等の不純物をドープしたＰ型の気相成長層３２を形成す
る。この気相成長層３２では、バイポーラトランジスタ
形成領域１の開口３１に臨むエピタキシャル層１２上に
エピタキシャル層（単結晶シリコン層）が成長し、容量
素子形成領域２のＳｉ₃Ｎ₄膜（誘電体膜）１９上に多
結晶シリコン層が成長する。その後、レジストパターン
を用いたドライエッチングにより、気相成長層３２をパ
ターニングして、バイポーラトランジスタ形成領域１に
形成された単結晶シリコン層からベース領域、即ち所謂
エピタキシャルベース領域２０を形成すると共に、容量
素子形成領域２の誘電体膜１９上に形成された多結晶シ
リコン層からＭＩＳ容量素子の上部電極を形成する。続
いて、エミッタ、ベース領域分離のために、図３Ｄに示
すように、全面的にＣＶＤ法にて膜厚１５０〜２００ｎ
ｍの第２のＳｉＯ₂膜３３を形成する。

【００３５】次に、バイポーラトランジスタ形成領域１
のエピタキシャルベース領域２０の真性ベース領域に対
応する部分の第２のＳｉＯ₂膜３３に対して、レジスト
パターン（図示せず）を用いたドライエッチングを行う
ことにより、エミッタ用開口を形成する。その後、全面
に膜厚１００〜１５０ｎｍの多結晶シリコン層３４を形
成し、この多結晶シリコン層３４にＮ型不純物として、
Ａｓ（ヒ素）を３０〜７０ｋｅＶ、１×１０¹⁵〜１×１
０¹⁶イオン注入する。これにより、Ｎ型の不純物がドー
プされた多結晶シリコン層３４が、前記エミッタ用開口
を埋めてエピタキシャルベース領域２０に接続して形成
される。続いて、次の外部ベース領域形成のためのイオ
ン注入マスクとして、多結晶シリコン層３４上に全面的
に絶縁膜３５を形成する。さらに、図４Ｅに示すよう
に、この絶縁膜３５上にエミッタ形成のためのレジスト
パターン３６を形成する。

【００３６】その後、絶縁膜３５及び多結晶シリコン層
３４に対して、このレジストパターン３６をマスクとし
たドライエッチングを行って、エミッタ用開口を含む所
要領域にのみ残るようにパターニングする。これによ
り、多結晶シリコン層３４から成る縦型ＮＰＮバイポー
ラトランジスタのエミッタ（エミッタ取り出し電極）２
２が形成される。次に、第２のＳｉＯ₂膜３３に対し
て、エミッタの多結晶シリコン層２２をマスクとして異
方性エッチングを行って、エミッタの多結晶シリコン層
２２の下の第２のＳｉＯ₂膜３３のみが残るようにパタ
ーニングする。これにより、図４Ｆに示すように、縦型
ＮＰＮバイポーラトランジスタのグラフトベース領域と
なる単結晶シリコン層２０の表面及びＭＩＳ容量素子の
上部電極となる多結晶シリコン層２１の表面が露出され
る。

【００３７】続いて、先に形成したレジストパターン３
６を用いて、縦型ＮＰＮバイポーラトランジスタのグラ
フトベース領域２０Ｇ及びＭＩＳ容量素子の上部電極２
１に、Ｐ型不純物としてＢＦ₂を２５〜４０ｋｅＶ、１
×１０¹⁵〜５×１０¹⁵イオン注入する。このＰ型不純物
の追加注入により、グラフトベース領域２０Ｇ及びＭＩ
Ｓ容量素子の上部電極２１のＰ型不純物の濃度が増大
し、低抵抗化される。また、共に同一のレジストパター
ン３６を利用して形成していることにより、エミッタ
（エミッタ取り出し電極）の多結晶シリコン２２と、グ
ラフトベース領域２０Ｇとが自己整合して形成される。

【００３８】その後、１０００〜１１００℃、５〜３０
秒のアニールを行い、縦型ＮＰＮバイポーラトランジス
タのエミッタの多結晶シリコン層２２中のＡｓを活性化
すると共に、多結晶シリコン層２２からＡｓをエピタキ
シャルベース領域２０内に拡散させてＮ型のエミッタ領
域２０Ｅを形成し、同時にグラフトベース領域２０Ｇ及
びＭＩＳ容量素子の上部電極２１にイオン注入したＰ型
不純物であるボロン（Ｂ）の活性化を行う。

【００３９】次に、全面に絶縁層２４を形成した後、こ
の絶縁層２４に形成したコンタクトホールを介して、エ
ミッタ領域２０Ｅ上の多結晶シリコン層２２に接続する
エミッタ電極２５Ｅ、エピタキシャルベース領域２０に
接続するベース電極２５Ｂ及びコレクタ取り出し領域１
５Ａに接続するコレクタ電極２５Ｃをそれぞれ形成し
て、バイポーラトランジスタ形成領域１に縦型のＮＰＮ
バイポーラトランジスタを形成する。また、絶縁層２４
に形成したコンタクトホールを介して、上部電極２１に
接続する電極２５Ｕ、下部電極１５Ｂに接続する電極２
５Ｌをそれぞれ形成して、容量素子形成領域２にＭＩＳ
構造の容量素子を形成する。

【００４０】さらに必要に応じて、公知の技術により、
図示しない多層配線やオーバーコート膜等を形成する。
このようにして、図１に示す半導体装置を製造すること
ができる。

【００４１】上述の本実施の形態の半導体装置の製造方
法によれば、縦型ＮＰＮバイポーラトランジスタのコレ
クタ取り出し領域を構成するプラグイン層１５Ａと、Ｍ
ＩＳ容量素子の下部電極を構成するプラグイン層１５Ｂ
とを、同一の工程でエピタキシャル層１２に対してＮ型
不純物をイオン注入して形成していることにより、新た
に工程を追加しなくてもＭＩＳ容量素子の下部電極を形
成することができる。

【００４２】また、縦型ＮＰＮバイポーラトランジスタ
のエピタキシャルベース領域２０となる単結晶シリコン
層と、ＭＩＳ容量素子の上部電極を構成する多結晶シリ
コン層２１とを、同一の工程で形成した気相成長層３２
からそれぞれパターニングして形成することにより、エ
ピタキシャルベース領域２０及び多結晶シリコン層２１
を同時に形成することができ、新たに工程を追加しなく
てもＭＩＳ容量素子の上部電極を形成することができ
る。

【００４３】さらに、縦型ＮＰＮバイポーラトランジス
タの単結晶シリコン層及びＭＩＳ容量素子の上部電極を
構成する多結晶シリコン層２１に対して、同時にＰ型不
純物例えばボロン等を追加注入することによりＰ⁺化し
て、それぞれグラフトベース領域２０Ｇ及びＭＩＳ容量
素子の上部電極を形成することから、新たに工程を追加
しなくてもＭＩＳ容量素子の上部電極を低抵抗化するこ
とができる。

【００４４】そして、ＭＩＳ容量素子形成のために、縦
型ＮＰＮバイポーラトランジスタの形成のための工程に
対して新たに追加する工程は、誘電体膜１９を形成する
工程等にとどまり、必要最低限で済むことから、製造コ
ストの増大を最小限に抑えることができる。

【００４５】上述のように、ＭＩＳ容量素子の下部電極
や上部電極を形成するための工程を、縦型ＮＰＮバイポ
ーラトランジスタを形成するための工程と共有化するこ
とにより、縦型ＮＰＮバイポーラトランジスタ及びＭＩ
Ｓ容量素子を同一半導体基板に混載した半導体装置を、
簡便にかつ製造コストを低く抑えて製造することが可能
になる。これにより、エピタキシャルベース領域を有す
る構造であり高速・高性能である縦型ＮＰＮバイポーラ
トランジスタと、集積化に適したＭＩＳ容量素子とを、
同一の半導体基板上に製造するを可能としている。

【００４６】上述の半導体装置及びその製造方法の実施
の形態では、第１導電型をＰ型、第２導電型をＮ型、バ
イポーラトランジスタを縦型ＮＰＮバイポーラトランジ
スタとして説明したが、その他の構成にも本発明を適用
することができる。例えば半導体基板及び各半導体層、
不純物をドープした多結晶シリコン層の各導電型を逆導
電型（第１導電型をＮ型に、第２導電型をＰ型にする）
にしてもよい。また、本発明に係るバイポーラトランジ
スタは、エピタキシャルベース領域を有する縦型のバイ
ポーラトランジスタであればよく、縦型ＰＮＰパイポー
ラトランジスタとしてもよい。尚、縦型以外のバイポー
ラトランジスタや電界効果型トランジスタを、本発明に
係るバイポーラトランジスタや容量素子と同一の半導体
基板上に混載した構成としてもよい。

【００４７】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。

【００４８】

【発明の効果】上述の本発明によれば、高速動作可能な
バイポーラトランジスタと集積化に適した容量素子とを
同一半導体基板内に簡便かつ低いコストで製造すること
が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置の概略構成
図（断面図）である。

【図２】Ａ、Ｂ図１の半導体装置の製造工程を示す工
程図である。

【図３】Ｃ、Ｄ図１の半導体装置の製造工程を示す工
程図である。

【図４】Ｅ、Ｆ図１の半導体装置の製造工程を示す工
程図である。

【符号の説明】

１第１の素子形成領域（バイポーラトランジスタ形成
領域）、２第２の素子形成領域（容量素子形成領
域）、１１（シリコン）半導体基板、１２エピタキ
シャル層、１３半導体基体、１４埋め込み層、１５
Ａ，１５Ｂプラグイン層、１６素子分離領域、１７
フィールド酸化膜、１８第１のＳｉＯ₂膜、１９
Ｓｉ₃Ｎ₄膜（誘電体膜）、２０エピタキシャルベー
ス領域、２０Ｇグラフトベース領域（外部ベース領
域）、２１多結晶層、２２エミッタ（多結晶シリコ
ン層）、３２気相成長層、３３第２のＳｉＯ₂膜、
３４多結晶シリコン層、３５絶縁膜、３６レジス
トパターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/732 Ｆターム(参考） 5F003 AZ01 BA25 BB06 BB07 BE07 BE08 BJ18 BP01 BP21 BP31 BP46 5F038 AC03 AC05 AC15 AV05 CA02 EZ12 EZ13 EZ14 EZ16 EZ20 5F082 AA08 BA02 BA21 BA26 BA47 BC01 BC13 DA01 DA09 EA09 EA33 EA36

Claims

【特許請求の範囲】

【請求項１】同一の半導体基板にバイポーラトランジ
スタ及び容量素子が形成されて成る半導体装置であっ
て、前記バイポーラトランジスタのベース領域がエピタキシ
ャル層で形成され、前記バイポーラトランジスタの前記ベース領域の前記エ
ピタキシャル層と、前記容量素子の上部電極とが、同時
に形成された気相成長層からそれぞれパターニングされ
て形成されていることを特徴とする半導体装置。
【請求項２】前記バイポーラトランジスタの前記エピ
タキシャル層に形成されたグラフトベース領域と、前記
容量素子の上部電極とが、同時に不純物がイオン注入さ
れて成ることを特徴とする請求項１に記載の半導体装
置。
【請求項３】同一の半導体基板にバイポーラトランジ
スタ及び容量素子が形成されて成る半導体装置の製造方
法であって、半導体基板上に第１の絶縁膜を形成し、該第１の絶縁膜
をパターニングして前記容量素子の形成領域に第１の開
口を形成する工程と、表面に誘電体膜を形成し、該誘電体膜を前記第１の開口
を含むようにパターニングして前記容量素子の誘電体膜
を形成する工程と、前記第１の絶縁膜を再度パターニングして前記バイポー
ラトランジスタの形成領域に第２の開口を形成する工程
と、気相成長により、前記第２の開口を含んで単結晶半導体
層を形成すると同時に、前記誘電体膜上に多結晶半導体
層を形成する工程と、前記単結晶半導体層をパターニングして前記バイポーラ
トランジスタのベース領域を形成すると同時に、前記誘
電体膜上に形成された多結晶半導体層をパターニングし
て前記容量素子の上部電極を形成する工程と、前記バイポーラトランジスタの前記ベース領域を覆って
全面的に第２の絶縁膜を形成し、該第２の絶縁膜をパタ
ーニングして前記バイポーラトランジスタのエミッタ用
開口を形成する工程と、前記エミッタ用開口を含んで前記バイポーラトランジス
タのエミッタ取り出し電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
【請求項４】前記エミッタ用開口を含んで多結晶半導
体層を形成し、レジストパターンを用いて該多結晶半導
体層をパターニングして前記エミッタ取り出し電極を形
成する工程と、前記レジストパターンを用いて前記ベー
ス領域に不純物をイオン注入すると同時に、前記容量素
子の上部電極にも不純物をイオン注入する工程とを有す
ることを特徴とする請求項３に記載の半導体装置の製造
方法。