JP3863943B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3863943B2 JP3863943B2 JP15273396A JP15273396A JP3863943B2 JP 3863943 B2 JP3863943 B2 JP 3863943B2 JP 15273396 A JP15273396 A JP 15273396A JP 15273396 A JP15273396 A JP 15273396A JP 3863943 B2 JP3863943 B2 JP 3863943B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- layer
- base
- silicon layer
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 118
- 238000000034 method Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 16
- 239000011810 insulating material Substances 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、より詳細には多結晶珪素と絶縁物質とで二重側壁を形成し、この多結晶珪素側壁を作る時に開口部の底面に残した多結晶珪素を酸化してイオン注入時のバッファ層として使用する双極性トランジスタの製造方法に関する。
【０００２】
【従来の技術】
一般に超高速双極性トランジスタ（Bipolar Transistor）は１０〜４５ＧＨｚの広い周波数領域で通信機器、計測器、大型コンピューターなどの付加価値の高い超高速集積回路に使われる。
【０００３】
図９は従来の双極性トランジスタの構造を示した断面図である。Ｐ- 基板（Substrate)１００上にコレクタ領域の役割をするＮ型エピタキシャル層またはエピ層１２０が形成されており、エピ層１２０と基板１００との間には埋込層（buried layer）１１０が形成されている。エピ層１２０内に形成されているＰ+ ベース領域（base region)１３０内には浅いＮ+ エミッタ（emitter region）領域１４０が形成されている。エピ層１２０に形成されており、同時に埋込層１１０に接しているＮ+ コレクタ・シンク領域１２１はフィールド酸化膜１６７を境界にベース領域１３０と隔離されており、Ｎ+ 多結晶珪素層（polysilicon)からなるコレクタ多結晶珪素層１２２を介してコレクタ電極１２３と連結されている。ベース領域１３０はＰ+ 多結晶珪素からなるベース多結晶珪素層１３１を介してベース電極１３３と連結されており、エミッタ領域１４０は、Ｎ+ 多結晶珪素からなるエミッタ多結晶珪素層１４１を介してエミッタ電極１４２と連結されている。三つの電極１２３，１３３，１４２は酸化膜１６２，１６４，１６５によって電気的に隔離されており、ベース多結晶珪素層１３１とエミッタ多結晶珪素層１４１はベース多結晶珪素層１３１の上に形成されている酸化膜１６１、ベース多結晶珪素層１３１及び酸化膜１６１の側面に形成されている酸化側壁１５１によって隔離されている。ベース領域１３０の他方にはＰ+ ベース多結晶珪素層１３２が形成されており、このベース多結晶珪素層１３２は側壁１５２とその上にある酸化膜１６３とによってエミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２と隔離されている。
【０００４】
こうした双極性トランジスタの動作速度を評価する要素としては最大発振周波数、エミッタ結合論理（ＥＣＬ：emitter coupled logic)回路の伝送遅延時間、最大遮断周波数、ベース伝送時間などがある。これら項目を図１０及び図１１を参照して各々検討する。
【０００５】
図１０は共通エミッタ双極性トランジスタの回路を示したものであり、図１１は負荷抵抗を持っている小信号等価回路を表わしたものである。
【０００６】
（イ）最大振動周波数
この要素は小信号及び大信号増幅器だけでなく広帯域アナログ増幅器と非飽和論理ゲート回路で最大電力利得が得られる素子周波数を指す。
【０００７】
図１０及び図１１の回路図でＣjcはコレクタ・ベース接合静電容量であり、Ｃjcはエミッタ・ベース接合静電容量である。Ｃdiff＝Ｃbbは拡散静電容量であり、ｇm は入力電圧に対する出力電流比である。この際、Ｃπ＝Ｃje＋Ｃbbとすると、出力抵抗ｒout は次の通りである。
【０００８】
【数１】
【０００９】
ところで、ここで高周波動作時には、入力抵抗でＣπ成分がベース抵抗ｒbbよりかなり小さいので高周波電力利得Ｇp は次のように表現できる。
【００１０】
【数２】
【００１１】
ここで負荷抵抗ＲL が出力抵抗ｒout と同一である時、最大電力利得が発生するので最大電力利得は次のようになる。
【００１２】
【数３】
【００１３】
（式３）からｇm ／２πＣπを、ｆt （最大遮断周波数）に、ｗを２πｆに置換すると最大発振周波数ｆosc max が求められる。
【００１４】
【数４】
【００１５】
結局、最大電力利得が得られる最大振動周波数を大きくするためにはコレクタ・ベース接合静電容量は減少させて遮断周波数は増加させるべきと言う結論に至る。
【００１６】
（ロ）ＥＣＬ回路の伝送遅延時間
ＥＣＬ回路の伝送遅延時間は次のように表現できる。
【００１７】
【数５】
【００１８】
ここで、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは比例常数であり、Ｃsbはコレクタ・基板接合静電容量であり、ＣL は寄生静電容量である。この時、（式５）の右辺の三番目の項が一番大きな遅延成分であるので、ＥＣＬ回路の伝送遅延時間を減らすためにはコレクタ・ベース接合静電容量を減少させなければならない。
【００１９】
（ハ）最大遮断周波数
最大遮断周波数は素子の高周波特性を評価する一番重要な要素である。
【００２０】
図１０で小信号電流利得ｈfeは次の通りである。
【００２１】
【数６】
【００２２】
この時、ｖbe／ｉb は入力インピーダンスｇπで次の通りである。
【００２３】
【数７】
【００２４】
Ｃπ＝Ｃjc＋Ｃje＋Ｃbbだとする時、（式６）と（式７）から小信号電流利得は次のように整理される。
【００２５】
【数８】
【００２６】
（式８）からｈfeの大きさが“１”になる遮断周波数を誘導すると次の通りである。
【００２７】
【数９】
【００２８】
遮断周波数ｆt は素子の共通エミッタ回路動作時に、所要される全体遅延時間の逆数として次に説明する遅延成分を減らす場合一層高いｆt が得られる。
【００２９】
（式９）を遅延時間形態に変えて展開すれば次の通りである。
【００３０】
【数１０】
【００３１】
上の数式の右辺の一番目の成分はエミッタ・ベース接合静電容量とコレクタ・ベース接合静電容量に起因する時間常数を表わし、二番目の成分はベース領域を通過する少数キャリアの伝送時間を表わす。結局ｆt を増加させるためには接合容量とベース内の少数キャリアの伝送時間を減らすべきである。
【００３２】
（ニ）ベースの遅延時間
前述したように遮断周波数に影響を与える成分はベース領域を通過する少数キャリアの伝送時間とコレクタ・ベース接合静電容量及びエミッタ・ベース接合静電容量とである。この中でもベース領域を通過する少数キャリアの伝送時間が重要な理由は、最大遮断周波数が発生するコレクタ電流領域で遅延成分の殆どはベース伝送時間ｔbbだからである。
【００３３】
ＣjeとＣjcとによる時間常数遅延成分は素子の高速性を評価する最大遮断周波数には別に寄与しない。しかし、これもＣjeとＣjcとが大きい場合には例外となる。
【００３４】
ＮＰＮトランジスタの場合ベース伝送時間は次の通りである。
【００３５】
【数１１】
【００３６】
ここではベース濃度傾斜による影響は考慮しなかったが、濃度傾斜が急傾斜を成して加速電界がベース全領域で強く発生する場合、ベース伝送時間は一層減少する。
【００３７】
以上で説明したように双極性トランジスタが高速の動作をするためには、特にコレクタ・ベース接合静電容量が小さく、ベース幅が小さくなければならない。このため、二重多結晶珪素自己整列（セルフアライン）工程を利用して、ベース領域をＰ+ ベース多結晶珪素層を用いてセルフアライン方式で形成し、ベース接触窓をリモートで形成させてコレクタ・ベース接合容量小さくする方法を使用する。
【００３８】
図１２ないし図１６を参照して従来の双極性トランジスタの製造方法を、特にエミッタ部分を中心にして説明する。
【００３９】
まず、図１２で示したように、Ｐ- 基板１００に第１マスクを利用してＮ+ 埋込層１１０を形成し、ついでにコレクタ領域の役割をするＮエピ層１２０を形成する。それから、素子を分離させる分離領域（図示しない）を第２マスク領域を利用して形成した後、第３マスクを利用してＮ+ コレクタ・シンク領域１２１を埋込層１１０に接触するように形成する。続いてＬＯＣＯＳ工程などを用いてフィールド酸化膜１６６，１６７，１６８を第４マスクを利用して形成し、第１及び第２領域２００，３００を定義し、第５マスクを利用してＰ+ 多結晶珪素を積層させる領域の単結晶珪素が現れるようにする。
【００４０】
図１３に示したように、Ｐ+ 多結晶珪素を全面に積層し、第６マスクを利用してパターニングし、第２領域３００は覆わず第１領域２００を覆う多結晶珪素層１７０を形成する。
【００４１】
ついで図１４に示すように、絶縁物質を積層して第７マスクを利用して多結晶珪素層１７０とともにパターニングし、開口部４００を持つベース多結晶珪素層１３１，１３２及び絶縁層１６０を形成する。その後、熱酸化を実施して開口部４００の底に酸化膜５００を形成した後、第８マスクを利用してＢＦ2 のようなＰ型不純物をイオン注入する。
【００４２】
つぎに、酸化珪素（SiO2) を積層して反応性イオン食刻（ＲＩＥ：reactive ion etching）して図１５で示したようにベース多結晶珪素層１３１，１３２を遮る酸化側壁１５１，１５２を形成する。
【００４３】
続いて図１６に示すように、絶縁層１６０を第９マスクを利用して食刻してコレクタ・シンク領域１２１の上の部分を開口後、Ｎ+ 多結晶珪素を全面に積層し、第１０マスクを利用してパターニングしてエミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２を形成して再び酸化膜を形成した後、拡散工程を遂行する。この時、エピ層１２０内にイオン注入されたＰ型不純物とＰ+ ベース多結晶珪素層１３１，１３２およびＮ+ エミッタ多結晶珪素層１４１の不純物とがエピ層１２０内部に拡散されて、ベース多結晶珪素層１３１，１３２と接するベース領域１３０、そしてエミッタ多結晶珪素層１４１と接するエミッタ領域１４０が形成される。酸化膜を第１１マスクを利用してパターニングしてベース多結晶珪素層１３１、エミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２が現れるようにした後、最後にアルミニウム（Al）を積層して第１２マスクを利用してパターニングしてベース多結晶珪素層１３１、エミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２に各々連結されるベース電極、エミッタ電極及びコレクタ電極を形成する。
【００４４】
【発明が解決しようとする課題】
しかし、こうした従来の双極性トランジスタ製造方法ではエピ層と接しているＰ+ 多結晶珪素から拡散されて入ってくる硼素（boron)ドーパント（dopant）がベース領域を形成するのでリソグラフィー（lithography)技術上の問題及び構造上の問題により接合面積を減少させにくいという問題点がある。またイオン注入過程を通じて形成されるベース領域は小さいベース幅と急激な濃度傾斜を得ることには限界がある。また素子を形成する時、多結晶珪素となっているベース多結晶珪素層を形成するマスクとベースイオン注入マスクを使わなければならないと言う問題点がある。
【００４５】
【課題を解決するための手段】
本発明はこうした問題点を解決するためのもので、マスクの数を減らすと同時にコレクタ・ベース間接合静電容量を減少させ、ベースの幅を減らして素子の動作速度を早くすることの出来る半導体装置の製造方法を提供することを目的とする。
【００４６】
こうした目的を達成するために本発明による双極性トランジスタの製造方法は次のような構成を持つ。
【００４７】
第２導電型表面を有する半導体基板上に第１絶縁層、第１導電型のベース多結晶珪素層及び第２絶縁層を順次積層して三重層を形成し、この三重層の所望領域に開口部を形成する第１工程と、前記ベース多結晶珪素層及び第２導電型の前記半導体基板表面に接するよう、第１導電型の多結晶珪素を前記開口部の底面と側壁とを覆うように被着して多結晶珪素側壁を形成すると共に前記開口部底面に所望の薄い多結晶珪素膜を形成する第２工程と、前記多結晶珪素側壁と前記所望の薄い多結晶膜とを熱酸化して酸化膜を形成すると共に拡散ドライブにより第１導電型の不純物を前記半導体基板に偏析させて外性ベース領域と真性ベース領域とを形成する第３工程と、前記多結晶珪素側壁を覆うように絶縁物質を被着して前記ベース多結晶珪素層が現われないように前記開口部内に絶縁側壁を形成すると共に、前記絶縁側壁の間にある前記酸化膜を除去して前記半導体基板の表面を露出させる第４工程と、前記絶縁側壁の間に露出する前記半導体基板の表面に接するように第２導電型の多結晶珪素を被着してエミッタ多結晶珪素層を、前記エミッタ多結晶珪素層とは絶縁された離隔された位置に前記半導体基板の表面に接するように第２導電型の多結晶珪素を被着してコレクタ多結晶珪素層をそれぞれ形成する第５工程と、前記エミッタ多結晶珪素層及び前記多結晶珪素側壁の不純物を前記半導体基板に拡散させると共に、前記薄い多結晶珪素膜から前記半導体基板に注入された不純物を拡散させてエミッタ領域及びベース領域を形成する第６工程とを含む。
【００４８】
このように本発明による双極性トランジスタの製造方法ではベース多結晶珪素層下部に酸化珪素または窒化珪素からなる絶縁層が常に存在するため拡散工程を進行する時、ベース多結晶珪素層からエピ層に不純物が拡散されない。その代わりベース多結晶珪素層と接続しており、エピ層と接する部分が少ない多結晶珪素側壁から不純物が拡散されて外性ベース領域が形成されるので全体ベース領域の長さが短くなると同時にコレクタ領域との接合面積が縮少してコレクタ・ベース接合静電容量が減少する。また薄いＰ+ 多結晶珪素膜を熱酸化させて真性ベース領域を形成することによってベース幅が縮少してベース伝送時間が短くなるので素子の動作速度が速まる。
【００４９】
【発明の実施の形態】
添付された図面を参照して本発明の実施の形態による双極性トランジスタの製造方法を本発明が属する技術分野で通常の知識を持った者が容易に実施できるように詳細に説明する。
【００５０】
図２ないし図８は本発明の実施の形態によるＮＰＮ双極性トランジスタの製造方法を工程順に図示した断面図であり、図１は完成された双極性トランジスタを表わす。この図面を参照にして本発明の実施の形態に伴う双極性トランジスタの製造方法を詳細に説明する。
【００５１】
まず図２に示すように、Ｐ- 半導体基板１に第１マスクを利用してＮ+ 埋込層１０を形成し、続いてコレクタ領域の役割をするＮエピ層２０を形成する。それから素子を分離させる分離領域（図示しない）を第２マスクを利用して形成した後、第３マスクを利用してＮ+ コレクタ・シンク領域２１を埋込層１０に接するようにエピ層２０に形成する。次にＬＯＣＯＳ工程などを用いて所定の間隔を置いて互いに隔離されているフィールド酸化膜３１，３２，３３を第４マスクを利用してエピ層に形成する。図２ではコレクタ・シンク領域３を間に置いて、二つのフィールド酸化膜３２，３３が形成されており、またフィールド酸化膜３２と所定の距離を置いているフィールド酸化膜３１によって活性領域２が定義されている。
【００５２】
ここまでは従来の工程と同一であるがこれからの工程は従来の工程とは異なる。
【００５３】
図３に示したように、エピ層２０上に酸化珪素（SiO2）または窒化珪素（Si3N4)などの絶縁物質及びＰ+ 多結晶珪素を順に積層し、第５マスクを利用してパターニングして、活性領域２を覆うがコレクタ・シンク領域２１の上は覆わない絶縁層４０及び多結晶珪素層５０を形成する。
【００５４】
続いて図４に示すように、酸化珪素または窒化珪素などの絶縁物質６０を積層した後、第６マスクを利用して絶縁層４０及び多結晶珪素層５０とともに食刻して活性領域２内に開口部４を形成する。この時、ベース多結晶珪素層５１，５２及び絶縁層４１，４２，６０が形成されて開口部４の側面になる。
【００５５】
次に図５に示すように、再びＰ+ 多結晶珪素を全面に積層した後、絶縁層６０の高さまで反応性イオン食刻（ＲＩＥ：reactive ion etching）して開口部４ａの側面に側壁５３′，５４′を形成すると同時に底部には薄い多結晶珪素膜５５を形成する。
【００５６】
次に図６に示すように、全面に感光膜（photoresist)（ＰＲ）を塗布して時間を調節して反応性イオン食刻して絶縁層６０側面の側壁５３′，５４′上部が現れるようにする。次に、側壁５３′，５４′を選択比を利用した過度食刻（overetching)によりベース多結晶珪素層５１，５２と接する多結晶珪素層５３，５４が形成されるようにする。この時、多結晶珪素側壁５３′，５４′はベース多結晶珪素層５１，５２の高さまで残っているのが好ましく、最少限ベース多結晶珪素層５１と電気的に連結されるように形成する。
【００５７】
図７に示したように、残った感光膜（ＰＲ）を除去した後、熱酸化を実施すれば側壁５３，５４に酸化膜５６が形成されるとともに多結晶珪素側壁５３，５４からＰ型不純物がエピ層２０に拡散されて外性ベース領域が形成され、両多結晶珪素側壁５３，５４間に存在する薄い多結晶珪素膜５５の不純物がエピ層２０に偏析されて真性ベース領域が形成される。
【００５８】
続いて図８のように酸化珪素などの絶縁物質を全面に積層した後、反応性イオン食刻して多結晶珪素側壁５３，５４を覆い、ベース多結晶珪素層５１，５２が現れないように絶縁側壁６４，６５を形成する。この時、絶縁側壁６４，６５の高さは絶縁層６０の高さとほぼ同一にするのが好ましく、また、二つの絶縁側壁６４，６５の間にある酸化膜５６が除去されてエピ層２０が露出されなければならない。
【００５９】
第７マスクを利用して絶縁層６０を食刻してＮ+ シンク領域２１上にコレクタ接続窓を形成する。その後、Ｎ+ 多結晶珪素を全面に積層し、第８マスクを利用してパターニングし、絶縁側壁６４，６５の間に現れたエピ層２０と接するエミッタ多結晶珪素層７１及びコレクタ・シンク領域２１と接するコレクタ多結晶珪素層７２を形成する。
【００６０】
続いて、絶縁物質を全面に積層した後、拡散工程を通じてエミッタ多結晶珪素層７１及び多結晶珪素側壁５３，５４内の不純物をエピ層２０に拡散させてエミッタ領域２３及びベース領域２２を形成する。その後、絶縁物質を第９マスクを利用して食刻してベース多結晶珪素層５１、エミッタ多結晶珪素層７１及びコレクタ多結晶珪素層７２が現れるようにする。
【００６１】
最後に導電物質を全面に積層し、第１０マスクを利用してパターニングしてベース多結晶珪素層５１、エミッタ多結晶珪素層７１及びコレクタ多結晶珪素層７２と各々接するベース電極９１、エミッタ電極９２及びコレクタ電極９３を形成すれば図１のように本発明の実施の形態による双極性トランジスタが完成される。
【００６２】
【発明の効果】
このように製造した本発明による双極性トランジスタでは、Ｐ+ ベース多結晶珪素層下に酸化珪素または窒化珪素からなる絶縁層が常に存在するため、拡散工程を進行する時、ベース多結晶珪素層からエピ層に不純物が拡散されない。そのかわりに多結晶珪素層と接続しており、エピ層と接する部分が少ない多結晶珪素側壁から不純物が拡散されて外性ベース領域が形成されるため、全体ベース領域の幅が短くなると同時にコレクタ領域との接合面積が縮少される。また薄いＰ+ 多結晶珪素の熱酸化を通じて真性ベース領域を形成させるので幅が縮少される。結局、コレクタ・ベース間接合静電容量が減少し、ベース伝送時間が短いので素子の動作速度が早くなる。
【図面の簡単な説明】
【図１】本発明の製造方法によって作製されたトランジスタの構造を示す断面図。
【図２】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その１）。
【図３】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その２）。
【図４】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その３）。
【図５】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その４）。
【図６】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その５）。
【図７】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その６）。
【図８】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その７）。
【図９】従来の双極性トランジスタの構造を示した断面図。
【図１０】共通エミッタ双極性トランジスタの回路図。
【図１１】負荷抵抗をもっている小信号等価回路図。
【図１２】従来の製造方法を工程別に示した断面図（その１）。
【図１３】従来の製造方法を工程別に示した断面図（その２）。
【図１４】従来の製造方法を工程別に示した断面図（その３）。
【図１５】従来の製造方法を工程別に示した断面図（その４）。
【図１６】従来の製造方法を工程別に示した断面図（その５）。
【符号の説明】
１ 半導体基板
２ 活性領域
４ 開口部
１０ 埋込層
２０ エピ層
２１ コレクタ・シンク領域
３１，３２，３３ フィールド酸化膜
４０，６０ 絶縁層
５０，５１，５２ 多結晶珪素層
７１ エミッタ多結晶珪素層
７２ コレクタ多結晶珪素層
９１ ベース電極
９２ エミッタ電極
９３ コレクタ電極
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、より詳細には多結晶珪素と絶縁物質とで二重側壁を形成し、この多結晶珪素側壁を作る時に開口部の底面に残した多結晶珪素を酸化してイオン注入時のバッファ層として使用する双極性トランジスタの製造方法に関する。
【０００２】
【従来の技術】
一般に超高速双極性トランジスタ（Bipolar Transistor）は１０〜４５ＧＨｚの広い周波数領域で通信機器、計測器、大型コンピューターなどの付加価値の高い超高速集積回路に使われる。
【０００３】
図９は従来の双極性トランジスタの構造を示した断面図である。Ｐ- 基板（Substrate)１００上にコレクタ領域の役割をするＮ型エピタキシャル層またはエピ層１２０が形成されており、エピ層１２０と基板１００との間には埋込層（buried layer）１１０が形成されている。エピ層１２０内に形成されているＰ+ ベース領域（base region)１３０内には浅いＮ+ エミッタ（emitter region）領域１４０が形成されている。エピ層１２０に形成されており、同時に埋込層１１０に接しているＮ+ コレクタ・シンク領域１２１はフィールド酸化膜１６７を境界にベース領域１３０と隔離されており、Ｎ+ 多結晶珪素層（polysilicon)からなるコレクタ多結晶珪素層１２２を介してコレクタ電極１２３と連結されている。ベース領域１３０はＰ+ 多結晶珪素からなるベース多結晶珪素層１３１を介してベース電極１３３と連結されており、エミッタ領域１４０は、Ｎ+ 多結晶珪素からなるエミッタ多結晶珪素層１４１を介してエミッタ電極１４２と連結されている。三つの電極１２３，１３３，１４２は酸化膜１６２，１６４，１６５によって電気的に隔離されており、ベース多結晶珪素層１３１とエミッタ多結晶珪素層１４１はベース多結晶珪素層１３１の上に形成されている酸化膜１６１、ベース多結晶珪素層１３１及び酸化膜１６１の側面に形成されている酸化側壁１５１によって隔離されている。ベース領域１３０の他方にはＰ+ ベース多結晶珪素層１３２が形成されており、このベース多結晶珪素層１３２は側壁１５２とその上にある酸化膜１６３とによってエミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２と隔離されている。
【０００４】
こうした双極性トランジスタの動作速度を評価する要素としては最大発振周波数、エミッタ結合論理（ＥＣＬ：emitter coupled logic)回路の伝送遅延時間、最大遮断周波数、ベース伝送時間などがある。これら項目を図１０及び図１１を参照して各々検討する。
【０００５】
図１０は共通エミッタ双極性トランジスタの回路を示したものであり、図１１は負荷抵抗を持っている小信号等価回路を表わしたものである。
【０００６】
（イ）最大振動周波数
この要素は小信号及び大信号増幅器だけでなく広帯域アナログ増幅器と非飽和論理ゲート回路で最大電力利得が得られる素子周波数を指す。
【０００７】
図１０及び図１１の回路図でＣjcはコレクタ・ベース接合静電容量であり、Ｃjcはエミッタ・ベース接合静電容量である。Ｃdiff＝Ｃbbは拡散静電容量であり、ｇm は入力電圧に対する出力電流比である。この際、Ｃπ＝Ｃje＋Ｃbbとすると、出力抵抗ｒout は次の通りである。
【０００８】
【数１】
ところで、ここで高周波動作時には、入力抵抗でＣπ成分がベース抵抗ｒbbよりかなり小さいので高周波電力利得Ｇp は次のように表現できる。
【００１０】
【数２】
ここで負荷抵抗ＲL が出力抵抗ｒout と同一である時、最大電力利得が発生するので最大電力利得は次のようになる。
【００１２】
【数３】
（式３）からｇm ／２πＣπを、ｆt （最大遮断周波数）に、ｗを２πｆに置換すると最大発振周波数ｆosc max が求められる。
【００１４】
【数４】
結局、最大電力利得が得られる最大振動周波数を大きくするためにはコレクタ・ベース接合静電容量は減少させて遮断周波数は増加させるべきと言う結論に至る。
【００１６】
（ロ）ＥＣＬ回路の伝送遅延時間
ＥＣＬ回路の伝送遅延時間は次のように表現できる。
【００１７】
【数５】
ここで、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは比例常数であり、Ｃsbはコレクタ・基板接合静電容量であり、ＣL は寄生静電容量である。この時、（式５）の右辺の三番目の項が一番大きな遅延成分であるので、ＥＣＬ回路の伝送遅延時間を減らすためにはコレクタ・ベース接合静電容量を減少させなければならない。
【００１９】
（ハ）最大遮断周波数
最大遮断周波数は素子の高周波特性を評価する一番重要な要素である。
【００２０】
図１０で小信号電流利得ｈfeは次の通りである。
【００２１】
【数６】
この時、ｖbe／ｉb は入力インピーダンスｇπで次の通りである。
【００２３】
【数７】
Ｃπ＝Ｃjc＋Ｃje＋Ｃbbだとする時、（式６）と（式７）から小信号電流利得は次のように整理される。
【００２５】
【数８】
（式８）からｈfeの大きさが“１”になる遮断周波数を誘導すると次の通りである。
【００２７】
【数９】
遮断周波数ｆt は素子の共通エミッタ回路動作時に、所要される全体遅延時間の逆数として次に説明する遅延成分を減らす場合一層高いｆt が得られる。
【００２９】
（式９）を遅延時間形態に変えて展開すれば次の通りである。
【００３０】
【数１０】
上の数式の右辺の一番目の成分はエミッタ・ベース接合静電容量とコレクタ・ベース接合静電容量に起因する時間常数を表わし、二番目の成分はベース領域を通過する少数キャリアの伝送時間を表わす。結局ｆt を増加させるためには接合容量とベース内の少数キャリアの伝送時間を減らすべきである。
【００３２】
（ニ）ベースの遅延時間
前述したように遮断周波数に影響を与える成分はベース領域を通過する少数キャリアの伝送時間とコレクタ・ベース接合静電容量及びエミッタ・ベース接合静電容量とである。この中でもベース領域を通過する少数キャリアの伝送時間が重要な理由は、最大遮断周波数が発生するコレクタ電流領域で遅延成分の殆どはベース伝送時間ｔbbだからである。
【００３３】
ＣjeとＣjcとによる時間常数遅延成分は素子の高速性を評価する最大遮断周波数には別に寄与しない。しかし、これもＣjeとＣjcとが大きい場合には例外となる。
【００３４】
ＮＰＮトランジスタの場合ベース伝送時間は次の通りである。
【００３５】
【数１１】
ここではベース濃度傾斜による影響は考慮しなかったが、濃度傾斜が急傾斜を成して加速電界がベース全領域で強く発生する場合、ベース伝送時間は一層減少する。
【００３７】
以上で説明したように双極性トランジスタが高速の動作をするためには、特にコレクタ・ベース接合静電容量が小さく、ベース幅が小さくなければならない。このため、二重多結晶珪素自己整列（セルフアライン）工程を利用して、ベース領域をＰ+ ベース多結晶珪素層を用いてセルフアライン方式で形成し、ベース接触窓をリモートで形成させてコレクタ・ベース接合容量小さくする方法を使用する。
【００３８】
図１２ないし図１６を参照して従来の双極性トランジスタの製造方法を、特にエミッタ部分を中心にして説明する。
【００３９】
まず、図１２で示したように、Ｐ- 基板１００に第１マスクを利用してＮ+ 埋込層１１０を形成し、ついでにコレクタ領域の役割をするＮエピ層１２０を形成する。それから、素子を分離させる分離領域（図示しない）を第２マスク領域を利用して形成した後、第３マスクを利用してＮ+ コレクタ・シンク領域１２１を埋込層１１０に接触するように形成する。続いてＬＯＣＯＳ工程などを用いてフィールド酸化膜１６６，１６７，１６８を第４マスクを利用して形成し、第１及び第２領域２００，３００を定義し、第５マスクを利用してＰ+ 多結晶珪素を積層させる領域の単結晶珪素が現れるようにする。
【００４０】
図１３に示したように、Ｐ+ 多結晶珪素を全面に積層し、第６マスクを利用してパターニングし、第２領域３００は覆わず第１領域２００を覆う多結晶珪素層１７０を形成する。
【００４１】
ついで図１４に示すように、絶縁物質を積層して第７マスクを利用して多結晶珪素層１７０とともにパターニングし、開口部４００を持つベース多結晶珪素層１３１，１３２及び絶縁層１６０を形成する。その後、熱酸化を実施して開口部４００の底に酸化膜５００を形成した後、第８マスクを利用してＢＦ2 のようなＰ型不純物をイオン注入する。
【００４２】
つぎに、酸化珪素（SiO2) を積層して反応性イオン食刻（ＲＩＥ：reactive ion etching）して図１５で示したようにベース多結晶珪素層１３１，１３２を遮る酸化側壁１５１，１５２を形成する。
【００４３】
続いて図１６に示すように、絶縁層１６０を第９マスクを利用して食刻してコレクタ・シンク領域１２１の上の部分を開口後、Ｎ+ 多結晶珪素を全面に積層し、第１０マスクを利用してパターニングしてエミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２を形成して再び酸化膜を形成した後、拡散工程を遂行する。この時、エピ層１２０内にイオン注入されたＰ型不純物とＰ+ ベース多結晶珪素層１３１，１３２およびＮ+ エミッタ多結晶珪素層１４１の不純物とがエピ層１２０内部に拡散されて、ベース多結晶珪素層１３１，１３２と接するベース領域１３０、そしてエミッタ多結晶珪素層１４１と接するエミッタ領域１４０が形成される。酸化膜を第１１マスクを利用してパターニングしてベース多結晶珪素層１３１、エミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２が現れるようにした後、最後にアルミニウム（Al）を積層して第１２マスクを利用してパターニングしてベース多結晶珪素層１３１、エミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１２２に各々連結されるベース電極、エミッタ電極及びコレクタ電極を形成する。
【００４４】
【発明が解決しようとする課題】
しかし、こうした従来の双極性トランジスタ製造方法ではエピ層と接しているＰ+ 多結晶珪素から拡散されて入ってくる硼素（boron)ドーパント（dopant）がベース領域を形成するのでリソグラフィー（lithography)技術上の問題及び構造上の問題により接合面積を減少させにくいという問題点がある。またイオン注入過程を通じて形成されるベース領域は小さいベース幅と急激な濃度傾斜を得ることには限界がある。また素子を形成する時、多結晶珪素となっているベース多結晶珪素層を形成するマスクとベースイオン注入マスクを使わなければならないと言う問題点がある。
【００４５】
【課題を解決するための手段】
本発明はこうした問題点を解決するためのもので、マスクの数を減らすと同時にコレクタ・ベース間接合静電容量を減少させ、ベースの幅を減らして素子の動作速度を早くすることの出来る半導体装置の製造方法を提供することを目的とする。
【００４６】
こうした目的を達成するために本発明による双極性トランジスタの製造方法は次のような構成を持つ。
【００４７】
第２導電型表面を有する半導体基板上に第１絶縁層、第１導電型のベース多結晶珪素層及び第２絶縁層を順次積層して三重層を形成し、この三重層の所望領域に開口部を形成する第１工程と、前記ベース多結晶珪素層及び第２導電型の前記半導体基板表面に接するよう、第１導電型の多結晶珪素を前記開口部の底面と側壁とを覆うように被着して多結晶珪素側壁を形成すると共に前記開口部底面に所望の薄い多結晶珪素膜を形成する第２工程と、前記多結晶珪素側壁と前記所望の薄い多結晶膜とを熱酸化して酸化膜を形成すると共に拡散ドライブにより第１導電型の不純物を前記半導体基板に偏析させて外性ベース領域と真性ベース領域とを形成する第３工程と、前記多結晶珪素側壁を覆うように絶縁物質を被着して前記ベース多結晶珪素層が現われないように前記開口部内に絶縁側壁を形成すると共に、前記絶縁側壁の間にある前記酸化膜を除去して前記半導体基板の表面を露出させる第４工程と、前記絶縁側壁の間に露出する前記半導体基板の表面に接するように第２導電型の多結晶珪素を被着してエミッタ多結晶珪素層を、前記エミッタ多結晶珪素層とは絶縁された離隔された位置に前記半導体基板の表面に接するように第２導電型の多結晶珪素を被着してコレクタ多結晶珪素層をそれぞれ形成する第５工程と、前記エミッタ多結晶珪素層及び前記多結晶珪素側壁の不純物を前記半導体基板に拡散させると共に、前記薄い多結晶珪素膜から前記半導体基板に注入された不純物を拡散させてエミッタ領域及びベース領域を形成する第６工程とを含む。
【００４８】
このように本発明による双極性トランジスタの製造方法ではベース多結晶珪素層下部に酸化珪素または窒化珪素からなる絶縁層が常に存在するため拡散工程を進行する時、ベース多結晶珪素層からエピ層に不純物が拡散されない。その代わりベース多結晶珪素層と接続しており、エピ層と接する部分が少ない多結晶珪素側壁から不純物が拡散されて外性ベース領域が形成されるので全体ベース領域の長さが短くなると同時にコレクタ領域との接合面積が縮少してコレクタ・ベース接合静電容量が減少する。また薄いＰ+ 多結晶珪素膜を熱酸化させて真性ベース領域を形成することによってベース幅が縮少してベース伝送時間が短くなるので素子の動作速度が速まる。
【００４９】
【発明の実施の形態】
添付された図面を参照して本発明の実施の形態による双極性トランジスタの製造方法を本発明が属する技術分野で通常の知識を持った者が容易に実施できるように詳細に説明する。
【００５０】
図２ないし図８は本発明の実施の形態によるＮＰＮ双極性トランジスタの製造方法を工程順に図示した断面図であり、図１は完成された双極性トランジスタを表わす。この図面を参照にして本発明の実施の形態に伴う双極性トランジスタの製造方法を詳細に説明する。
【００５１】
まず図２に示すように、Ｐ- 半導体基板１に第１マスクを利用してＮ+ 埋込層１０を形成し、続いてコレクタ領域の役割をするＮエピ層２０を形成する。それから素子を分離させる分離領域（図示しない）を第２マスクを利用して形成した後、第３マスクを利用してＮ+ コレクタ・シンク領域２１を埋込層１０に接するようにエピ層２０に形成する。次にＬＯＣＯＳ工程などを用いて所定の間隔を置いて互いに隔離されているフィールド酸化膜３１，３２，３３を第４マスクを利用してエピ層に形成する。図２ではコレクタ・シンク領域３を間に置いて、二つのフィールド酸化膜３２，３３が形成されており、またフィールド酸化膜３２と所定の距離を置いているフィールド酸化膜３１によって活性領域２が定義されている。
【００５２】
ここまでは従来の工程と同一であるがこれからの工程は従来の工程とは異なる。
【００５３】
図３に示したように、エピ層２０上に酸化珪素（SiO2）または窒化珪素（Si3N4)などの絶縁物質及びＰ+ 多結晶珪素を順に積層し、第５マスクを利用してパターニングして、活性領域２を覆うがコレクタ・シンク領域２１の上は覆わない絶縁層４０及び多結晶珪素層５０を形成する。
【００５４】
続いて図４に示すように、酸化珪素または窒化珪素などの絶縁物質６０を積層した後、第６マスクを利用して絶縁層４０及び多結晶珪素層５０とともに食刻して活性領域２内に開口部４を形成する。この時、ベース多結晶珪素層５１，５２及び絶縁層４１，４２，６０が形成されて開口部４の側面になる。
【００５５】
次に図５に示すように、再びＰ+ 多結晶珪素を全面に積層した後、絶縁層６０の高さまで反応性イオン食刻（ＲＩＥ：reactive ion etching）して開口部４ａの側面に側壁５３′，５４′を形成すると同時に底部には薄い多結晶珪素膜５５を形成する。
【００５６】
次に図６に示すように、全面に感光膜（photoresist)（ＰＲ）を塗布して時間を調節して反応性イオン食刻して絶縁層６０側面の側壁５３′，５４′上部が現れるようにする。次に、側壁５３′，５４′を選択比を利用した過度食刻（overetching)によりベース多結晶珪素層５１，５２と接する多結晶珪素層５３，５４が形成されるようにする。この時、多結晶珪素側壁５３′，５４′はベース多結晶珪素層５１，５２の高さまで残っているのが好ましく、最少限ベース多結晶珪素層５１と電気的に連結されるように形成する。
【００５７】
図７に示したように、残った感光膜（ＰＲ）を除去した後、熱酸化を実施すれば側壁５３，５４に酸化膜５６が形成されるとともに多結晶珪素側壁５３，５４からＰ型不純物がエピ層２０に拡散されて外性ベース領域が形成され、両多結晶珪素側壁５３，５４間に存在する薄い多結晶珪素膜５５の不純物がエピ層２０に偏析されて真性ベース領域が形成される。
【００５８】
続いて図８のように酸化珪素などの絶縁物質を全面に積層した後、反応性イオン食刻して多結晶珪素側壁５３，５４を覆い、ベース多結晶珪素層５１，５２が現れないように絶縁側壁６４，６５を形成する。この時、絶縁側壁６４，６５の高さは絶縁層６０の高さとほぼ同一にするのが好ましく、また、二つの絶縁側壁６４，６５の間にある酸化膜５６が除去されてエピ層２０が露出されなければならない。
【００５９】
第７マスクを利用して絶縁層６０を食刻してＮ+ シンク領域２１上にコレクタ接続窓を形成する。その後、Ｎ+ 多結晶珪素を全面に積層し、第８マスクを利用してパターニングし、絶縁側壁６４，６５の間に現れたエピ層２０と接するエミッタ多結晶珪素層７１及びコレクタ・シンク領域２１と接するコレクタ多結晶珪素層７２を形成する。
【００６０】
続いて、絶縁物質を全面に積層した後、拡散工程を通じてエミッタ多結晶珪素層７１及び多結晶珪素側壁５３，５４内の不純物をエピ層２０に拡散させてエミッタ領域２３及びベース領域２２を形成する。その後、絶縁物質を第９マスクを利用して食刻してベース多結晶珪素層５１、エミッタ多結晶珪素層７１及びコレクタ多結晶珪素層７２が現れるようにする。
【００６１】
最後に導電物質を全面に積層し、第１０マスクを利用してパターニングしてベース多結晶珪素層５１、エミッタ多結晶珪素層７１及びコレクタ多結晶珪素層７２と各々接するベース電極９１、エミッタ電極９２及びコレクタ電極９３を形成すれば図１のように本発明の実施の形態による双極性トランジスタが完成される。
【００６２】
【発明の効果】
このように製造した本発明による双極性トランジスタでは、Ｐ+ ベース多結晶珪素層下に酸化珪素または窒化珪素からなる絶縁層が常に存在するため、拡散工程を進行する時、ベース多結晶珪素層からエピ層に不純物が拡散されない。そのかわりに多結晶珪素層と接続しており、エピ層と接する部分が少ない多結晶珪素側壁から不純物が拡散されて外性ベース領域が形成されるため、全体ベース領域の幅が短くなると同時にコレクタ領域との接合面積が縮少される。また薄いＰ+ 多結晶珪素の熱酸化を通じて真性ベース領域を形成させるので幅が縮少される。結局、コレクタ・ベース間接合静電容量が減少し、ベース伝送時間が短いので素子の動作速度が早くなる。
【図面の簡単な説明】
【図１】本発明の製造方法によって作製されたトランジスタの構造を示す断面図。
【図２】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その１）。
【図３】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その２）。
【図４】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その３）。
【図５】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その４）。
【図６】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その５）。
【図７】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その６）。
【図８】本発明の実施の形態による双極性トランジスタの製造方法を工程別に示した断面図（その７）。
【図９】従来の双極性トランジスタの構造を示した断面図。
【図１０】共通エミッタ双極性トランジスタの回路図。
【図１１】負荷抵抗をもっている小信号等価回路図。
【図１２】従来の製造方法を工程別に示した断面図（その１）。
【図１３】従来の製造方法を工程別に示した断面図（その２）。
【図１４】従来の製造方法を工程別に示した断面図（その３）。
【図１５】従来の製造方法を工程別に示した断面図（その４）。
【図１６】従来の製造方法を工程別に示した断面図（その５）。
【符号の説明】
１ 半導体基板
２ 活性領域
４ 開口部
１０ 埋込層
２０ エピ層
２１ コレクタ・シンク領域
３１，３２，３３ フィールド酸化膜
４０，６０ 絶縁層
５０，５１，５２ 多結晶珪素層
７１ エミッタ多結晶珪素層
７２ コレクタ多結晶珪素層
９１ ベース電極
９２ エミッタ電極
９３ コレクタ電極
Claims (6)
- 第２導電型表面を有する半導体基板上に第１絶縁層、第１導電型のベース多結晶珪素層及び第２絶縁層を順次積層して三重層を形成し、この三重層の所望領域に開口部を形成する第１工程と、
前記ベース多結晶珪素層及び第２導電型の前記半導体基板表面に接するよう、第１導電型の多結晶珪素を前記開口部の底面と側壁とを覆うように被着して多結晶珪素側壁を形成すると共に前記開口部底面に所望の薄い多結晶珪素膜を形成する第２工程と、
前記多結晶珪素側壁と前記所望の薄い多結晶膜とを熱酸化して酸化膜を形成すると共に拡散ドライブにより第１導電型の不純物を前記半導体基板に偏析させて外性ベース領域と真性ベース領域とを形成する第３工程と、
前記多結晶珪素側壁を覆うように絶縁物質を被着して前記ベース多結晶珪素層が現われないように前記開口部内に絶縁側壁を形成すると共に、前記絶縁側壁の間にある前記酸化膜を除去して前記半導体基板の表面を露出させる第４工程と、
前記絶縁側壁の間に露出する前記半導体基板の表面に接するように第２導電型の多結晶珪素を被着してエミッタ多結晶珪素層を、前記エミッタ多結晶珪素層とは絶縁された離隔された位置に前記半導体基板の表面に接するように第２導電型の多結晶珪素を被着してコレクタ多結晶珪素層をそれぞれ形成する第５工程と、
前記エミッタ多結晶珪素層及び前記多結晶珪素側壁の不純物を前記半導体基板に拡散させると共に、前記薄い多結晶珪素膜から前記半導体基板に注入された不純物を拡散させてエミッタ領域及びベース領域を形成する第６工程とを含むことを特徴とする半導体装置の製造方法。 - 前記多結晶珪素側壁の高さは前記ベース多結晶珪素層の高さと同一に形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記絶縁側壁の高さは前記第２絶縁層の高さと同一に形成することを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
- 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２工程は、
第１導電型の多結晶珪素を積層した後、反応性イオン食刻により前記開口部の底面に薄い多結晶珪素膜が形成されるようにすると同時に、前記開口部の側面に側壁を形成する工程と、
全面に感光膜を塗布し反応性イオン食刻により前記三重層側面の前記側壁上部の前記第２絶縁層を露出させる工程であって、
前記側壁を過度食刻し、前記ベース多結晶珪素層の高さと同一な高さとなるよう多結晶珪素側壁を形成する工程と、
残った前記感光膜を除去する工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記第２工程で形成される薄い多結晶珪素膜の厚さが１００〜1,000Åであることを特徴とする請求項１記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015889A KR100188085B1 (ko) | 1995-06-15 | 1995-06-15 | 초고속 쌍극성 트랜지스터의 제조방법 |
| KR1995P-15889 | 1995-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098054A JPH098054A (ja) | 1997-01-10 |
| JP3863943B2 true JP3863943B2 (ja) | 2006-12-27 |
Family
ID=19417224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15273396A Expired - Fee Related JP3863943B2 (ja) | 1995-06-15 | 1996-06-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5654211A (ja) |
| JP (1) | JP3863943B2 (ja) |
| KR (1) | KR100188085B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100191270B1 (ko) * | 1995-09-29 | 1999-06-15 | 윤종용 | 바이폴라 반도체장치 및 그의 제조방법 |
| KR100245813B1 (ko) * | 1997-05-28 | 2000-03-02 | 윤종용 | 자기정합형 더블 폴리실리콘 바이폴라 트랜지스터및 그의 제조방법 |
| DE19845789A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| US6323538B1 (en) * | 1999-01-12 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and method for fabricating the same |
| US7045319B2 (en) * | 2001-10-30 | 2006-05-16 | Ribomed Biotechnologies, Inc. | Molecular detection systems utilizing reiterative oligonucleotide synthesis |
| KR100796758B1 (ko) * | 2001-11-14 | 2008-01-22 | 삼성전자주식회사 | 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법 |
| US6867477B2 (en) * | 2002-11-07 | 2005-03-15 | Newport Fab, Llc | High gain bipolar transistor |
| US6809024B1 (en) | 2003-05-09 | 2004-10-26 | International Business Machines Corporation | Method to fabricate high-performance NPN transistors in a BiCMOS process |
| US8810005B1 (en) * | 2013-03-01 | 2014-08-19 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| US8946861B2 (en) | 2013-06-11 | 2015-02-03 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238058A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 高速バイポーラトランジスタの製造方法 |
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| JPH05343413A (ja) * | 1992-06-11 | 1993-12-24 | Fujitsu Ltd | バイポーラトランジスタとその製造方法 |
| US5643806A (en) * | 1993-02-28 | 1997-07-01 | Sony Corporation | Manufacturing method for making bipolar device |
-
1995
- 1995-06-15 KR KR1019950015889A patent/KR100188085B1/ko not_active IP Right Cessation
-
1996
- 1996-06-13 JP JP15273396A patent/JP3863943B2/ja not_active Expired - Fee Related
- 1996-06-17 US US08/664,823 patent/US5654211A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003680A (ko) | 1997-01-28 |
| JPH098054A (ja) | 1997-01-10 |
| US5654211A (en) | 1997-08-05 |
| KR100188085B1 (ko) | 1999-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3504695B2 (ja) | Ｓｏｉ上にバイポーラ接合トランジスタおよびｍｏｓトランジスタを製造する方法 | |
| US6838348B2 (en) | Integrated process for high voltage and high performance silicon-on-insulator bipolar devices | |
| JP2006080508A (ja) | 半導体デバイス及びその製造方法 | |
| US6724066B2 (en) | High breakdown voltage transistor and method | |
| JP2003338558A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US4933737A (en) | Polysilon contacts to IC mesas | |
| US6246104B1 (en) | Semiconductor device and method for manufacturing the same | |
| US4974045A (en) | Bi-polar transistor structure | |
| JP3863943B2 (ja) | 半導体装置の製造方法 | |
| US20090206335A1 (en) | Bipolar complementary semiconductor device | |
| US6265276B1 (en) | Structure and fabrication of bipolar transistor | |
| KR100208977B1 (ko) | 초고속 쌍극성 트랜지스터의 제조방법 | |
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| JP2002508889A (ja) | バイポーラ・パワー・トランジスタおよび製造方法 | |
| JPH0450747B2 (ja) | ||
| JPH03190139A (ja) | 半導体集積回路装置 | |
| EP0724298A2 (en) | Semiconductor device with bipolar transistor and fabrication method thereof | |
| JP2690740B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3013438B2 (ja) | 半導体集積回路装置 | |
| JPH11233524A (ja) | バイポーラトランジスタ及びその製造方法 | |
| KR100866924B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JPH07153772A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH04241422A (ja) | 半導体集積回路装置 | |
| JPH09148338A (ja) | バイポーラトランジスタ | |
| JPH04239134A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040811 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040819 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060530 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060530 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060919 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061002 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |