JPH11121699A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11121699A JPH11121699A JP23071698A JP23071698A JPH11121699A JP H11121699 A JPH11121699 A JP H11121699A JP 23071698 A JP23071698 A JP 23071698A JP 23071698 A JP23071698 A JP 23071698A JP H11121699 A JPH11121699 A JP H11121699A
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Abstract
(57)【要約】
【課題】 ポリシリコン・ウォッシュドエミッタ構造の
バイポーラトランジスタとの混載を可能にし、且つ高容
量、高精度のＭＩＳ型容量素子を有する半導体装置を提
供する。 【解決手段】 半導体基体９１にＭＩＳ型容量素子１０
３が形成され、ＭＩＳ型容量素子１０３は、半導体基体
９１の第１導電形半導体層９４と、第１導電形半導体層
９４上に形成された誘電体層９７と、誘電体層９７上に
形成された不純物ドープされた多結晶半導体膜９９Ａと
金属層１０１とからなる一方の電極と、第１導電形半導
体９４に直接形成された不純物ドープされた多結晶半導
体膜９９Ｂと金属層１０２からなる他方の電極とから成
る。
バイポーラトランジスタとの混載を可能にし、且つ高容
量、高精度のＭＩＳ型容量素子を有する半導体装置を提
供する。 【解決手段】 半導体基体９１にＭＩＳ型容量素子１０
３が形成され、ＭＩＳ型容量素子１０３は、半導体基体
９１の第１導電形半導体層９４と、第１導電形半導体層
９４上に形成された誘電体層９７と、誘電体層９７上に
形成された不純物ドープされた多結晶半導体膜９９Ａと
金属層１０１とからなる一方の電極と、第１導電形半導
体９４に直接形成された不純物ドープされた多結晶半導
体膜９９Ｂと金属層１０２からなる他方の電極とから成
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路）等、ＭＩＳ容量素子を有する半導体装置に関す
る。
積回路）等、ＭＩＳ容量素子を有する半導体装置に関す
る。
【０００２】
【従来の技術】バイポーラトランジスタを含むＬＳＩ等
の、いわゆるバイポーラＩＣにおけるＭＩＳ（Ｍｅｔａ
ｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型容量素子８７は、通常図７に示すように、第１導
電形、例えばｐ形の半導体領域８１に第２導電形、即ち
ｎ形の拡散層８２を形成し、絶縁膜８６の開口部を通し
て拡散層８２の所定領域上に、例えばＳｉ3 Ｎ4 による
誘電体膜８３を介して一方のＡｌ電極８４を形成し、拡
散層８３の他部に他方のＡｌ電極８５を形成して構成さ
れる。このＭＩＳ型容量素子８７では誘電体膜８３の膜
厚の充分な制御により、高精度な容量素子が形成され
る。
の、いわゆるバイポーラＩＣにおけるＭＩＳ（Ｍｅｔａ
ｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型容量素子８７は、通常図７に示すように、第１導
電形、例えばｐ形の半導体領域８１に第２導電形、即ち
ｎ形の拡散層８２を形成し、絶縁膜８６の開口部を通し
て拡散層８２の所定領域上に、例えばＳｉ3 Ｎ4 による
誘電体膜８３を介して一方のＡｌ電極８４を形成し、拡
散層８３の他部に他方のＡｌ電極８５を形成して構成さ
れる。このＭＩＳ型容量素子８７では誘電体膜８３の膜
厚の充分な制御により、高精度な容量素子が形成され
る。
【０００３】一方、縦型バイポーラトランジスタとし
て、図８に示すように、コレクタ領域２４、ベース領域
２５及びエミッタ領域２６を有し、そのエミッタ領域２
６が多結晶シリコン膜からの不純物拡散で形成されると
共に、該不純物ドープ多結晶シリコン膜２７がエミッタ
取り出し電極となり、この上にＡｌ電極２８が形成され
る、いわゆるポリシリコン・ウォッシュドエミッタ構造
の縦型バイポーラトランジスタ２９が知られている。
て、図８に示すように、コレクタ領域２４、ベース領域
２５及びエミッタ領域２６を有し、そのエミッタ領域２
６が多結晶シリコン膜からの不純物拡散で形成されると
共に、該不純物ドープ多結晶シリコン膜２７がエミッタ
取り出し電極となり、この上にＡｌ電極２８が形成され
る、いわゆるポリシリコン・ウォッシュドエミッタ構造
の縦型バイポーラトランジスタ２９が知られている。
【０００４】
【発明が解決しようとする課題】ところで、前述したＭ
ＩＳ型容量素子とポリシリコン・ウォッシュドエミッタ
構造のバイポーラトランジスタとの混載を考慮すると、
ＭＩＳ型容量素子としては図５に示す構造が考えられ
る。すなわち、ｎ型拡散層８２上に、例えばＳｉ3Ｎ4
による誘電体膜８３、多結晶シリコン膜８８及びＡｌ電
極８４が積層された構造となる。
ＩＳ型容量素子とポリシリコン・ウォッシュドエミッタ
構造のバイポーラトランジスタとの混載を考慮すると、
ＭＩＳ型容量素子としては図５に示す構造が考えられ
る。すなわち、ｎ型拡散層８２上に、例えばＳｉ3Ｎ4
による誘電体膜８３、多結晶シリコン膜８８及びＡｌ電
極８４が積層された構造となる。
【０００５】５００Å（５０ｎｍ）以下の薄膜多結晶層
シリコン膜の場合には、Ａｌと多結晶シリコンが反応
し、素直なＭＩＳ型容量特性となる。しかし多結晶シリ
コン膜厚が５００Åを越えると反応が充分でなく、多結
晶シリコンが部分的に残り、これが純粋多結晶シリコン
の場合、図６の等価回路で示すようにＡＣ的に多結晶シ
リコンが容量Ｃ1 としてＳｉ3 Ｎ4 の容量Ｃ2 に直列に
結合した形となり、
シリコン膜の場合には、Ａｌと多結晶シリコンが反応
し、素直なＭＩＳ型容量特性となる。しかし多結晶シリ
コン膜厚が５００Åを越えると反応が充分でなく、多結
晶シリコンが部分的に残り、これが純粋多結晶シリコン
の場合、図６の等価回路で示すようにＡＣ的に多結晶シ
リコンが容量Ｃ1 としてＳｉ3 Ｎ4 の容量Ｃ2 に直列に
結合した形となり、
【０００６】
【数１】
【０００７】となる。即ち、純粋多結晶シリコンは、抵
抗Ｒが大きくかつ誘電率ｎ＝１１．７と大きい為に、高
容量、高精度のＭＩＳ型容量の形成には阻害となる。
抗Ｒが大きくかつ誘電率ｎ＝１１．７と大きい為に、高
容量、高精度のＭＩＳ型容量の形成には阻害となる。
【０００８】本発明は、上述の点に鑑み、いわゆるポリ
シリコン・ウォッシュドエミッタ構造のバイポーラトラ
ンジスタとの混載を可能にし、かつ、高容量、高精度の
ＭＩＳ型容量素子を有する半導体装置を提供するもので
ある。
シリコン・ウォッシュドエミッタ構造のバイポーラトラ
ンジスタとの混載を可能にし、かつ、高容量、高精度の
ＭＩＳ型容量素子を有する半導体装置を提供するもので
ある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基体にＭＩＳ型容量素子が形成され、このＭＩＳ
型容量素子が、半導体基体の第１導電形半導体層と、第
１導電形半導体層上に形成された誘電体膜と、誘電体膜
上に形成され不純物ドープされた多結晶半導体膜と金属
層からなる一方の電極と、第１導電形半導体層に直接形
成され不純物ドープされた多結晶半導体膜と金属層から
なる他方の電極とから成る。
半導体基体にＭＩＳ型容量素子が形成され、このＭＩＳ
型容量素子が、半導体基体の第１導電形半導体層と、第
１導電形半導体層上に形成された誘電体膜と、誘電体膜
上に形成され不純物ドープされた多結晶半導体膜と金属
層からなる一方の電極と、第１導電形半導体層に直接形
成され不純物ドープされた多結晶半導体膜と金属層から
なる他方の電極とから成る。
【００１０】本発明の半導体装置によれば、ＭＩＳ型容
量素子が、第１導電型半導体層上に誘電体層を介して不
純物ドープされた多結晶半導体膜及び金属層による電極
を形成して構成されるので、いわゆるポリシリコン・ウ
ォッシュドエミッタ構造のバイポーラトランジスタとの
混載が可能となり、高容量が得られる。またバイアス依
存性が少なく、容量ヒステリシスのない良好な特性が得
られる。
量素子が、第１導電型半導体層上に誘電体層を介して不
純物ドープされた多結晶半導体膜及び金属層による電極
を形成して構成されるので、いわゆるポリシリコン・ウ
ォッシュドエミッタ構造のバイポーラトランジスタとの
混載が可能となり、高容量が得られる。またバイアス依
存性が少なく、容量ヒステリシスのない良好な特性が得
られる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１２】図１及び図２は、本発明の半導体装置に係
る一実施の形態をその製法と共に示す。本実施の形態に
おいては、図１Ａに示すように、例えばｐ型のシリコン
基板９１上にｎ型エピタキシャル層９２を形成した後、
ｐ型素子分離層９３及びｎ型拡散層９４をイオン注入法
により形成し、次いで基板表面にＣＶＤ法によるＳｉＯ
2 膜９５を形成し、ＭＩＳ容量部に対応する部分に開口
部９６を形成する。
る一実施の形態をその製法と共に示す。本実施の形態に
おいては、図１Ａに示すように、例えばｐ型のシリコン
基板９１上にｎ型エピタキシャル層９２を形成した後、
ｐ型素子分離層９３及びｎ型拡散層９４をイオン注入法
により形成し、次いで基板表面にＣＶＤ法によるＳｉＯ
2 膜９５を形成し、ＭＩＳ容量部に対応する部分に開口
部９６を形成する。
【００１３】次に、図１Ｂに示すように、減圧ＣＶＤ法
により誘電体となるＳｉ3 Ｎ4 膜９７を形成し、これを
パターニングしてＭＩＳ容量部のみにＳｉ3 Ｎ4 膜９７
を残す。
により誘電体となるＳｉ3 Ｎ4 膜９７を形成し、これを
パターニングしてＭＩＳ容量部のみにＳｉ3 Ｎ4 膜９７
を残す。
【００１４】次に、図２Ｃに示すように、ＳｉＯ2 膜９
５の拡散層取り出し部に対応する部分に開口部９８を形
成した後、厚さ１０００Å（１００ｎｍ）程度の多結晶
シリコン膜９９を形成する。この多結晶シリコン膜９９
を図示のようにパターニングしてＭＩＳ容量部と拡散取
り出し部のみに、それぞれ多結晶シリコン膜９９Ａ及び
９９Ｂを残す。そしてＡｓ+ １００をイオン注入してｎ
+ 多結晶シリコン膜とする。
５の拡散層取り出し部に対応する部分に開口部９８を形
成した後、厚さ１０００Å（１００ｎｍ）程度の多結晶
シリコン膜９９を形成する。この多結晶シリコン膜９９
を図示のようにパターニングしてＭＩＳ容量部と拡散取
り出し部のみに、それぞれ多結晶シリコン膜９９Ａ及び
９９Ｂを残す。そしてＡｓ+ １００をイオン注入してｎ
+ 多結晶シリコン膜とする。
【００１５】そして、活性化のためにＮ2 雰囲気中で約
１０００℃のアニールを施す。なお、イオン注入に代え
てＡｓドープＳｉＯ2 からの拡散でｎ+ 多結晶シリコン
膜９９Ａ，９９Ｂを形成しても良く、又は、Ａｓドープ
多結晶シリコンをＣＶＤで形成しても良い。
１０００℃のアニールを施す。なお、イオン注入に代え
てＡｓドープＳｉＯ2 からの拡散でｎ+ 多結晶シリコン
膜９９Ａ，９９Ｂを形成しても良く、又は、Ａｓドープ
多結晶シリコンをＣＶＤで形成しても良い。
【００１６】次に、通常の方法でＡｌを例えばスパッタ
法で被着し、パターニング後Ｈ2 雰囲気中にてシンター
処理して、それぞれｎ+ 多結晶シリコン膜９９Ａ及び９
９Ｂ上にＡｌ電極１０１及び１０２を形成し、図２Ｄに
示す目的のＭＩＳ型容量素子１０３を構成する。上記工
程のうち、図２Ｃの状態にてｎｐｎバイポーラトランジ
スタのポリシリコン・ウォッシュドエミッタの形成が可
能となる。
法で被着し、パターニング後Ｈ2 雰囲気中にてシンター
処理して、それぞれｎ+ 多結晶シリコン膜９９Ａ及び９
９Ｂ上にＡｌ電極１０１及び１０２を形成し、図２Ｄに
示す目的のＭＩＳ型容量素子１０３を構成する。上記工
程のうち、図２Ｃの状態にてｎｐｎバイポーラトランジ
スタのポリシリコン・ウォッシュドエミッタの形成が可
能となる。
【００１７】上述の構成のＭＩＳ型容量素子１０３によ
れば、ポリシリコン・ウォッシュドエミッタ構造のｎｐ
ｎバイポーラトランジスタとの混載が容易となる。しか
も、多結晶シリコン膜としてｎ型多結晶シリコン膜９９
Ａを採用する事により、誘電体のＳｉ3 Ｎ4 膜９７の膜
厚及び面積を同じにしても、図５及び図６に示すＭＩＳ
容量素子に比べて高容量が得られ、図７に示す従来型の
ＭＩＳ型容量素子（ｎ形拡散層Ｓｉ3 Ｎ4 膜−Ａｌ構
造）よりもバイアス依存性が少ない。
れば、ポリシリコン・ウォッシュドエミッタ構造のｎｐ
ｎバイポーラトランジスタとの混載が容易となる。しか
も、多結晶シリコン膜としてｎ型多結晶シリコン膜９９
Ａを採用する事により、誘電体のＳｉ3 Ｎ4 膜９７の膜
厚及び面積を同じにしても、図５及び図６に示すＭＩＳ
容量素子に比べて高容量が得られ、図７に示す従来型の
ＭＩＳ型容量素子（ｎ形拡散層Ｓｉ3 Ｎ4 膜−Ａｌ構
造）よりもバイアス依存性が少ない。
【００１８】バイアス依存性に関しては、従来型のＭＩ
Ｓ型容量素子が２０００ＰＰＭ／Ｖであるのに対して、
本ＭＩＳ型容量素子１０３は１０００ＰＰＭ／Ｖ以下で
ある。さらに、本ＭＩＳ型容量素子１０３は、ｎ型多結
晶シリコン膜９９Ａを用いることにより、容量ヒステリ
シスのない良好な特性が得られる。
Ｓ型容量素子が２０００ＰＰＭ／Ｖであるのに対して、
本ＭＩＳ型容量素子１０３は１０００ＰＰＭ／Ｖ以下で
ある。さらに、本ＭＩＳ型容量素子１０３は、ｎ型多結
晶シリコン膜９９Ａを用いることにより、容量ヒステリ
シスのない良好な特性が得られる。
【００１９】なお、本ＭＩＳ型容量素子１０３と混載が
可能な縦型バイポーラトランジスタＩＣの実施の形態の
例を、図３及び図４に、その製法と共に示す。
可能な縦型バイポーラトランジスタＩＣの実施の形態の
例を、図３及び図４に、その製法と共に示す。
【００２０】本実施の形態の例では、図３Ａに示すよう
に、通常のプロセスにより第１導電形、例えばｐ形シリ
コン基板３１の主面に、それぞれｎ形のコレクタ埋め込
み層３２及び３３と素子分離用のｐ+ 層３４を形成した
後、ｎ形エピタキシャル層３５を形成し、次いで選択酸
化によりフィールド絶縁層ＳｉＯ2 ３６を形成して、ｐ
+ 層３４とフィールド絶縁層３６によって素子分離領域
３７を形成する。
に、通常のプロセスにより第１導電形、例えばｐ形シリ
コン基板３１の主面に、それぞれｎ形のコレクタ埋め込
み層３２及び３３と素子分離用のｐ+ 層３４を形成した
後、ｎ形エピタキシャル層３５を形成し、次いで選択酸
化によりフィールド絶縁層ＳｉＯ2 ３６を形成して、ｐ
+ 層３４とフィールド絶縁層３６によって素子分離領域
３７を形成する。
【００２１】そして、低ノイズトランジスタを形成すべ
き第１の素子領域４３に、ｐ形ベース領域４４及びコレ
クタ埋め込み層３２に達するｎ+ プラグイン領域４５を
形成し、また、高速トランジスタを形成すべき第２の素
子領域４２において、エピタキシャル層によるｎ形コレ
クタ領域４８に、ｐ形ベース領域４９及びコレクタ埋め
込み層３３に達するｎ+ プラグイン領域５０を形成す
る。この例ではｐ形ベース領域４４及び４９を同時に形
成し、ｎ+ プラグイン領域４５及び５０を同時に形成す
る。
き第１の素子領域４３に、ｐ形ベース領域４４及びコレ
クタ埋め込み層３２に達するｎ+ プラグイン領域４５を
形成し、また、高速トランジスタを形成すべき第２の素
子領域４２において、エピタキシャル層によるｎ形コレ
クタ領域４８に、ｐ形ベース領域４９及びコレクタ埋め
込み層３３に達するｎ+ プラグイン領域５０を形成す
る。この例ではｐ形ベース領域４４及び４９を同時に形
成し、ｎ+ プラグイン領域４５及び５０を同時に形成す
る。
【００２２】次に、図３Ｂに示すように、第１の素子領
域４１側のベース領域４４に選択的に比較的低濃度のｎ
形エミッタ領域４６をイオン注入により形成する。その
後、表面全体にＣＶＤＳｉＯ2 による絶縁膜５３を被着
形成し、デンシファイ（活性化アニールを含む）を施
す。
域４１側のベース領域４４に選択的に比較的低濃度のｎ
形エミッタ領域４６をイオン注入により形成する。その
後、表面全体にＣＶＤＳｉＯ2 による絶縁膜５３を被着
形成し、デンシファイ（活性化アニールを含む）を施
す。
【００２３】次に、図４Ｃに示すように、第１及び第２
の素子領域４１及び４２上の絶縁膜５３に対し、そのそ
れぞれエミッタに対応する部分及びコレクタ取り出し部
に対応する部分に、それぞれ開口５４，５５及び５６，
５７を形成する。ここで、第１の素子領域４１において
は、そのエミッタに対応する開口５４は、低濃度エミッ
タ領域４６の幅より小さい幅に形成される。
の素子領域４１及び４２上の絶縁膜５３に対し、そのそ
れぞれエミッタに対応する部分及びコレクタ取り出し部
に対応する部分に、それぞれ開口５４，５５及び５６，
５７を形成する。ここで、第１の素子領域４１において
は、そのエミッタに対応する開口５４は、低濃度エミッ
タ領域４６の幅より小さい幅に形成される。
【００２４】そして、通常の方法で各開口５４〜５７に
ｎ形不純物をドープした多結晶シリコン膜５８，５９，
６０及び６１を選択的に形成し、さらに上面にＳｉＯ2
等の絶縁膜６２を被着形成した後、各多結晶シリコン膜
５８，５９，６０，６１からの不純物拡散により、第１
の素子領域４１においてｎ形低濃度エミッタ領域４６よ
り狭い幅のｎ形高濃度エミッタ領域４７とｎ+ プラグイ
ン領域４５に達するｎ形コレクタ取り出し領域６３を形
成し、第２の素子領域４２においてｎ形エミッタ領域５
１とｎ+ プラグイン領域５０に達するｎ形コレクタ取り
出し領域６４を形成する。
ｎ形不純物をドープした多結晶シリコン膜５８，５９，
６０及び６１を選択的に形成し、さらに上面にＳｉＯ2
等の絶縁膜６２を被着形成した後、各多結晶シリコン膜
５８，５９，６０，６１からの不純物拡散により、第１
の素子領域４１においてｎ形低濃度エミッタ領域４６よ
り狭い幅のｎ形高濃度エミッタ領域４７とｎ+ プラグイ
ン領域４５に達するｎ形コレクタ取り出し領域６３を形
成し、第２の素子領域４２においてｎ形エミッタ領域５
１とｎ+ プラグイン領域５０に達するｎ形コレクタ取り
出し領域６４を形成する。
【００２５】次いで、絶縁膜６２，５３に、それぞれエ
ミッタ，ベース及びコレクタに対応するコンタクトホー
ルを形成し、第１の素子領域４１においてＡｌによるエ
ミッタ電極６６、ベース電極６７及びコレクタ電極６８
を形成し、第２の素子領域４２においてＡｌによるエミ
ッタ電極６９、ベース電極７０及びコレクタ電極７１を
形成する。
ミッタ，ベース及びコレクタに対応するコンタクトホー
ルを形成し、第１の素子領域４１においてＡｌによるエ
ミッタ電極６６、ベース電極６７及びコレクタ電極６８
を形成し、第２の素子領域４２においてＡｌによるエミ
ッタ電極６９、ベース電極７０及びコレクタ電極７１を
形成する。
【００２６】かくして、図４Ｄに示すように、第１の素
子領域４１に低ノイズｎｐｎバイポーラトランジスタ７
２が形成され、第２の素子領域４２に高速ｎｐｎバイポ
ーラトランジスタ７３が構成された、目的の半導体装置
７４を得る。
子領域４１に低ノイズｎｐｎバイポーラトランジスタ７
２が形成され、第２の素子領域４２に高速ｎｐｎバイポ
ーラトランジスタ７３が構成された、目的の半導体装置
７４を得る。
【００２７】この半導体装置７４によれば、第１の素子
領域４１のｎｐｎバイポーラトランジスタ７２は、エミ
ッタ接合の絶縁膜５３との界面に臨む終端部では、低濃
度エミッタ領域４６とベース領域４４が接することにな
り、ノイズ及びエミッタ−ベース間耐圧ＶEBO が改善さ
れる。
領域４１のｎｐｎバイポーラトランジスタ７２は、エミ
ッタ接合の絶縁膜５３との界面に臨む終端部では、低濃
度エミッタ領域４６とベース領域４４が接することにな
り、ノイズ及びエミッタ−ベース間耐圧ＶEBO が改善さ
れる。
【００２８】また、第２の素子領域４２のｎｐｎバイポ
ーラトランジスタ７３は、いわゆるポリシリコン・ウォ
ッシュドエミッタ構造となり、エミッタ領域５１の微細
化が可能となって高速トランジスタが得られる。
ーラトランジスタ７３は、いわゆるポリシリコン・ウォ
ッシュドエミッタ構造となり、エミッタ領域５１の微細
化が可能となって高速トランジスタが得られる。
【００２９】
【発明の効果】本発明の半導体装置は、第１の素子領域
のバイポーラトランジスタが、エミッタ接合の絶縁膜と
の界面に臨む終端部では、低濃度エミッタ領域とベース
領域が接することになり、低ノイズ化を可能にすると共
に、エミッタ−ベース間耐圧を改善することができる。
のバイポーラトランジスタが、エミッタ接合の絶縁膜と
の界面に臨む終端部では、低濃度エミッタ領域とベース
領域が接することになり、低ノイズ化を可能にすると共
に、エミッタ−ベース間耐圧を改善することができる。
【００３０】一方、第２の素子領域のバイポーラトラン
ジスタは、いわゆるポリシリコン・ウォッシュドエミッ
タ構造となり、エミッタの微細化が可能となって高速ト
ランジスタが得られる。
ジスタは、いわゆるポリシリコン・ウォッシュドエミッ
タ構造となり、エミッタの微細化が可能となって高速ト
ランジスタが得られる。
【００３１】従って、高速（高ｆＴ）トランジスタに低
ノイズかつ高耐圧のトランジスタの２種を同時搭載した
半導体装置が得られるので、回路用途に応じて使い分け
が可能となる。
ノイズかつ高耐圧のトランジスタの２種を同時搭載した
半導体装置が得られるので、回路用途に応じて使い分け
が可能となる。
【００３２】また、本発明のＭＩＳ型容量素子を有する
半導体装置によれば、そのＭＩＳ容量素子はポリシリコ
ン・ウォッシュドエミッタ構造のバイポーラトランジス
タとの混載が容易となる。しかも、多結晶半導体膜とし
てｎ型多結晶半導体膜を採用する事により、誘電体のＳ
ｉ3 Ｎ4 膜の膜厚及び面積を同じにしても、高容量が得
られ、従来型のＭＩＳ型容量素子（ｎ形拡散層Ｓｉ3 Ｎ
4 膜−Ａｌ構造）よりもバイアス依存性が少なく、容量
ヒステリシスのない良好な特性が得られる。
半導体装置によれば、そのＭＩＳ容量素子はポリシリコ
ン・ウォッシュドエミッタ構造のバイポーラトランジス
タとの混載が容易となる。しかも、多結晶半導体膜とし
てｎ型多結晶半導体膜を採用する事により、誘電体のＳ
ｉ3 Ｎ4 膜の膜厚及び面積を同じにしても、高容量が得
られ、従来型のＭＩＳ型容量素子（ｎ形拡散層Ｓｉ3 Ｎ
4 膜−Ａｌ構造）よりもバイアス依存性が少なく、容量
ヒステリシスのない良好な特性が得られる。
【図１】Ａ〜Ｂ 本発明のＭＩＳ型容量素子を有する半
導体装置を示す製造工程図（その１）である。
導体装置を示す製造工程図（その１）である。
【図２】Ｃ〜Ｄ 本発明のＭＩＳ型容量素子を有する半
導体装置を示す製造工程図（その２）である。
導体装置を示す製造工程図（その２）である。
【図３】Ａ〜Ｂ 本発明に係るＭＩＳ型容量素子との混
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタＩＣの実施の形態の一例を
示す製造工程図（その１）である。
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタＩＣの実施の形態の一例を
示す製造工程図（その１）である。
【図４】Ｃ〜Ｄ 本発明に係るＭＩＳ型容量素子との混
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタＩＣの実施の形態の一例を
示す製造工程図（その１）である。
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタＩＣの実施の形態の一例を
示す製造工程図（その１）である。
【図５】比較例のＭＩＳ型容量素子の断面図である。
【図６】図５のＭＩＳ型容量素子の等価回路図である。
【図７】従来のＭＩＳ型容量素子の断面図である。
【図８】従来のポリシリコン・ウォッシュドエミッタ構
造のトランジスタの断面図である。
造のトランジスタの断面図である。
７２‥‥低ノイズｎｐｎバイポーラトランジスタ、７３
‥‥高速ｎｐｎバイポーラトランジスタ、４３，４８‥
‥コレクタ領域、４４，４９‥‥ベース領域、４６，４
７，５１‥‥エミッタ領域、５８，６０‥‥ｎ形多結晶
シリコン膜、９１‥‥ｐ形シリコン基板、９２‥‥エピ
タキシャル層、９３‥‥ｐ形素子分離層、９４‥‥ｎ形
拡散層、９７‥‥Ｓｉ3 Ｎ4 膜（誘電体膜）、９９Ａ，
９９Ｂ‥‥ｎ形多結晶シリコン膜、１０１，１０２‥‥
Ａｌ電極、８７，１０３‥‥ＭＩＳ型容量素子
‥‥高速ｎｐｎバイポーラトランジスタ、４３，４８‥
‥コレクタ領域、４４，４９‥‥ベース領域、４６，４
７，５１‥‥エミッタ領域、５８，６０‥‥ｎ形多結晶
シリコン膜、９１‥‥ｐ形シリコン基板、９２‥‥エピ
タキシャル層、９３‥‥ｐ形素子分離層、９４‥‥ｎ形
拡散層、９７‥‥Ｓｉ3 Ｎ4 膜（誘電体膜）、９９Ａ，
９９Ｂ‥‥ｎ形多結晶シリコン膜、１０１，１０２‥‥
Ａｌ電極、８７，１０３‥‥ＭＩＳ型容量素子
Claims (1)
- 【請求項１】 半導体基体にＭＩＳ型容量素子が形成さ
れ、 該ＭＩＳ型容量素子は、前記半導体基体の第１導電形半
導体と、 該第１導電形半導体層上に形成された誘電体膜と、 該誘電体膜上に形成され不純物ドープされた多結晶半導
体膜と金属層からなる一方の電極と、 前記第１導電形半導体層に直接形成され不純物ドープさ
れた多結晶半導体膜と金属層からなる他方の電極とから
成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23071698A JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111790A JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
| JP23071698A JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111790A Division JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121699A true JPH11121699A (ja) | 1999-04-30 |
Family
ID=12045937
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111790A Expired - Lifetime JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
| JP23071698A Pending JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111790A Expired - Lifetime JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP2936615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5073954B2 (ja) * | 2006-03-15 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその自動配置配線方法 |
| JP6191804B2 (ja) * | 2015-05-13 | 2017-09-06 | 株式会社村田製作所 | 薄膜デバイス |
-
1990
- 1990-01-31 JP JP2111790A patent/JP2936615B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-17 JP JP23071698A patent/JPH11121699A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03225950A (ja) | 1991-10-04 |
| JP2936615B2 (ja) | 1999-08-23 |
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