JPH11121699A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11121699A JPH11121699A JP23071698A JP23071698A JPH11121699A JP H11121699 A JPH11121699 A JP H11121699A JP 23071698 A JP23071698 A JP 23071698A JP 23071698 A JP23071698 A JP 23071698A JP H11121699 A JPH11121699 A JP H11121699A
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- polycrystalline silicon
- mis
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Abstract
(57)【要約】
【課題】 ポリシリコン・ウォッシュドエミッタ構造の
バイポーラトランジスタとの混載を可能にし、且つ高容
量、高精度のMIS型容量素子を有する半導体装置を提
供する。 【解決手段】 半導体基体91にMIS型容量素子10
3が形成され、MIS型容量素子103は、半導体基体
91の第1導電形半導体層94と、第1導電形半導体層
94上に形成された誘電体層97と、誘電体層97上に
形成された不純物ドープされた多結晶半導体膜99Aと
金属層101とからなる一方の電極と、第1導電形半導
体94に直接形成された不純物ドープされた多結晶半導
体膜99Bと金属層102からなる他方の電極とから成
る。
バイポーラトランジスタとの混載を可能にし、且つ高容
量、高精度のMIS型容量素子を有する半導体装置を提
供する。 【解決手段】 半導体基体91にMIS型容量素子10
3が形成され、MIS型容量素子103は、半導体基体
91の第1導電形半導体層94と、第1導電形半導体層
94上に形成された誘電体層97と、誘電体層97上に
形成された不純物ドープされた多結晶半導体膜99Aと
金属層101とからなる一方の電極と、第1導電形半導
体94に直接形成された不純物ドープされた多結晶半導
体膜99Bと金属層102からなる他方の電極とから成
る。
Description
【0001】
【発明の属する技術分野】本発明は、LSI(大規模集
積回路)等、MIS容量素子を有する半導体装置に関す
る。
積回路)等、MIS容量素子を有する半導体装置に関す
る。
【0002】
【従来の技術】バイポーラトランジスタを含むLSI等
の、いわゆるバイポーラICにおけるMIS(Meta
l Insulator Semiconducto
r)型容量素子87は、通常図7に示すように、第1導
電形、例えばp形の半導体領域81に第2導電形、即ち
n形の拡散層82を形成し、絶縁膜86の開口部を通し
て拡散層82の所定領域上に、例えばSi3 N4 による
誘電体膜83を介して一方のAl電極84を形成し、拡
散層83の他部に他方のAl電極85を形成して構成さ
れる。このMIS型容量素子87では誘電体膜83の膜
厚の充分な制御により、高精度な容量素子が形成され
る。
の、いわゆるバイポーラICにおけるMIS(Meta
l Insulator Semiconducto
r)型容量素子87は、通常図7に示すように、第1導
電形、例えばp形の半導体領域81に第2導電形、即ち
n形の拡散層82を形成し、絶縁膜86の開口部を通し
て拡散層82の所定領域上に、例えばSi3 N4 による
誘電体膜83を介して一方のAl電極84を形成し、拡
散層83の他部に他方のAl電極85を形成して構成さ
れる。このMIS型容量素子87では誘電体膜83の膜
厚の充分な制御により、高精度な容量素子が形成され
る。
【0003】一方、縦型バイポーラトランジスタとし
て、図8に示すように、コレクタ領域24、ベース領域
25及びエミッタ領域26を有し、そのエミッタ領域2
6が多結晶シリコン膜からの不純物拡散で形成されると
共に、該不純物ドープ多結晶シリコン膜27がエミッタ
取り出し電極となり、この上にAl電極28が形成され
る、いわゆるポリシリコン・ウォッシュドエミッタ構造
の縦型バイポーラトランジスタ29が知られている。
て、図8に示すように、コレクタ領域24、ベース領域
25及びエミッタ領域26を有し、そのエミッタ領域2
6が多結晶シリコン膜からの不純物拡散で形成されると
共に、該不純物ドープ多結晶シリコン膜27がエミッタ
取り出し電極となり、この上にAl電極28が形成され
る、いわゆるポリシリコン・ウォッシュドエミッタ構造
の縦型バイポーラトランジスタ29が知られている。
【0004】
【発明が解決しようとする課題】ところで、前述したM
IS型容量素子とポリシリコン・ウォッシュドエミッタ
構造のバイポーラトランジスタとの混載を考慮すると、
MIS型容量素子としては図5に示す構造が考えられ
る。すなわち、n型拡散層82上に、例えばSi3N4
による誘電体膜83、多結晶シリコン膜88及びAl電
極84が積層された構造となる。
IS型容量素子とポリシリコン・ウォッシュドエミッタ
構造のバイポーラトランジスタとの混載を考慮すると、
MIS型容量素子としては図5に示す構造が考えられ
る。すなわち、n型拡散層82上に、例えばSi3N4
による誘電体膜83、多結晶シリコン膜88及びAl電
極84が積層された構造となる。
【0005】500Å(50nm)以下の薄膜多結晶層
シリコン膜の場合には、Alと多結晶シリコンが反応
し、素直なMIS型容量特性となる。しかし多結晶シリ
コン膜厚が500Åを越えると反応が充分でなく、多結
晶シリコンが部分的に残り、これが純粋多結晶シリコン
の場合、図6の等価回路で示すようにAC的に多結晶シ
リコンが容量C1 としてSi3 N4 の容量C2 に直列に
結合した形となり、
シリコン膜の場合には、Alと多結晶シリコンが反応
し、素直なMIS型容量特性となる。しかし多結晶シリ
コン膜厚が500Åを越えると反応が充分でなく、多結
晶シリコンが部分的に残り、これが純粋多結晶シリコン
の場合、図6の等価回路で示すようにAC的に多結晶シ
リコンが容量C1 としてSi3 N4 の容量C2 に直列に
結合した形となり、
【0006】
【数1】
【0007】となる。即ち、純粋多結晶シリコンは、抵
抗Rが大きくかつ誘電率n=11.7と大きい為に、高
容量、高精度のMIS型容量の形成には阻害となる。
抗Rが大きくかつ誘電率n=11.7と大きい為に、高
容量、高精度のMIS型容量の形成には阻害となる。
【0008】本発明は、上述の点に鑑み、いわゆるポリ
シリコン・ウォッシュドエミッタ構造のバイポーラトラ
ンジスタとの混載を可能にし、かつ、高容量、高精度の
MIS型容量素子を有する半導体装置を提供するもので
ある。
シリコン・ウォッシュドエミッタ構造のバイポーラトラ
ンジスタとの混載を可能にし、かつ、高容量、高精度の
MIS型容量素子を有する半導体装置を提供するもので
ある。
【0009】
【課題を解決するための手段】本発明の半導体装置は、
半導体基体にMIS型容量素子が形成され、このMIS
型容量素子が、半導体基体の第1導電形半導体層と、第
1導電形半導体層上に形成された誘電体膜と、誘電体膜
上に形成され不純物ドープされた多結晶半導体膜と金属
層からなる一方の電極と、第1導電形半導体層に直接形
成され不純物ドープされた多結晶半導体膜と金属層から
なる他方の電極とから成る。
半導体基体にMIS型容量素子が形成され、このMIS
型容量素子が、半導体基体の第1導電形半導体層と、第
1導電形半導体層上に形成された誘電体膜と、誘電体膜
上に形成され不純物ドープされた多結晶半導体膜と金属
層からなる一方の電極と、第1導電形半導体層に直接形
成され不純物ドープされた多結晶半導体膜と金属層から
なる他方の電極とから成る。
【0010】本発明の半導体装置によれば、MIS型容
量素子が、第1導電型半導体層上に誘電体層を介して不
純物ドープされた多結晶半導体膜及び金属層による電極
を形成して構成されるので、いわゆるポリシリコン・ウ
ォッシュドエミッタ構造のバイポーラトランジスタとの
混載が可能となり、高容量が得られる。またバイアス依
存性が少なく、容量ヒステリシスのない良好な特性が得
られる。
量素子が、第1導電型半導体層上に誘電体層を介して不
純物ドープされた多結晶半導体膜及び金属層による電極
を形成して構成されるので、いわゆるポリシリコン・ウ
ォッシュドエミッタ構造のバイポーラトランジスタとの
混載が可能となり、高容量が得られる。またバイアス依
存性が少なく、容量ヒステリシスのない良好な特性が得
られる。
【0011】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【0012】図1及び図2は、本発明の半導体装置に係
る一実施の形態をその製法と共に示す。本実施の形態に
おいては、図1Aに示すように、例えばp型のシリコン
基板91上にn型エピタキシャル層92を形成した後、
p型素子分離層93及びn型拡散層94をイオン注入法
により形成し、次いで基板表面にCVD法によるSiO
2 膜95を形成し、MIS容量部に対応する部分に開口
部96を形成する。
る一実施の形態をその製法と共に示す。本実施の形態に
おいては、図1Aに示すように、例えばp型のシリコン
基板91上にn型エピタキシャル層92を形成した後、
p型素子分離層93及びn型拡散層94をイオン注入法
により形成し、次いで基板表面にCVD法によるSiO
2 膜95を形成し、MIS容量部に対応する部分に開口
部96を形成する。
【0013】次に、図1Bに示すように、減圧CVD法
により誘電体となるSi3 N4 膜97を形成し、これを
パターニングしてMIS容量部のみにSi3 N4 膜97
を残す。
により誘電体となるSi3 N4 膜97を形成し、これを
パターニングしてMIS容量部のみにSi3 N4 膜97
を残す。
【0014】次に、図2Cに示すように、SiO2 膜9
5の拡散層取り出し部に対応する部分に開口部98を形
成した後、厚さ1000Å(100nm)程度の多結晶
シリコン膜99を形成する。この多結晶シリコン膜99
を図示のようにパターニングしてMIS容量部と拡散取
り出し部のみに、それぞれ多結晶シリコン膜99A及び
99Bを残す。そしてAs+ 100をイオン注入してn
+ 多結晶シリコン膜とする。
5の拡散層取り出し部に対応する部分に開口部98を形
成した後、厚さ1000Å(100nm)程度の多結晶
シリコン膜99を形成する。この多結晶シリコン膜99
を図示のようにパターニングしてMIS容量部と拡散取
り出し部のみに、それぞれ多結晶シリコン膜99A及び
99Bを残す。そしてAs+ 100をイオン注入してn
+ 多結晶シリコン膜とする。
【0015】そして、活性化のためにN2 雰囲気中で約
1000℃のアニールを施す。なお、イオン注入に代え
てAsドープSiO2 からの拡散でn+ 多結晶シリコン
膜99A,99Bを形成しても良く、又は、Asドープ
多結晶シリコンをCVDで形成しても良い。
1000℃のアニールを施す。なお、イオン注入に代え
てAsドープSiO2 からの拡散でn+ 多結晶シリコン
膜99A,99Bを形成しても良く、又は、Asドープ
多結晶シリコンをCVDで形成しても良い。
【0016】次に、通常の方法でAlを例えばスパッタ
法で被着し、パターニング後H2 雰囲気中にてシンター
処理して、それぞれn+ 多結晶シリコン膜99A及び9
9B上にAl電極101及び102を形成し、図2Dに
示す目的のMIS型容量素子103を構成する。上記工
程のうち、図2Cの状態にてnpnバイポーラトランジ
スタのポリシリコン・ウォッシュドエミッタの形成が可
能となる。
法で被着し、パターニング後H2 雰囲気中にてシンター
処理して、それぞれn+ 多結晶シリコン膜99A及び9
9B上にAl電極101及び102を形成し、図2Dに
示す目的のMIS型容量素子103を構成する。上記工
程のうち、図2Cの状態にてnpnバイポーラトランジ
スタのポリシリコン・ウォッシュドエミッタの形成が可
能となる。
【0017】上述の構成のMIS型容量素子103によ
れば、ポリシリコン・ウォッシュドエミッタ構造のnp
nバイポーラトランジスタとの混載が容易となる。しか
も、多結晶シリコン膜としてn型多結晶シリコン膜99
Aを採用する事により、誘電体のSi3 N4 膜97の膜
厚及び面積を同じにしても、図5及び図6に示すMIS
容量素子に比べて高容量が得られ、図7に示す従来型の
MIS型容量素子(n形拡散層Si3 N4 膜−Al構
造)よりもバイアス依存性が少ない。
れば、ポリシリコン・ウォッシュドエミッタ構造のnp
nバイポーラトランジスタとの混載が容易となる。しか
も、多結晶シリコン膜としてn型多結晶シリコン膜99
Aを採用する事により、誘電体のSi3 N4 膜97の膜
厚及び面積を同じにしても、図5及び図6に示すMIS
容量素子に比べて高容量が得られ、図7に示す従来型の
MIS型容量素子(n形拡散層Si3 N4 膜−Al構
造)よりもバイアス依存性が少ない。
【0018】バイアス依存性に関しては、従来型のMI
S型容量素子が2000PPM/Vであるのに対して、
本MIS型容量素子103は1000PPM/V以下で
ある。さらに、本MIS型容量素子103は、n型多結
晶シリコン膜99Aを用いることにより、容量ヒステリ
シスのない良好な特性が得られる。
S型容量素子が2000PPM/Vであるのに対して、
本MIS型容量素子103は1000PPM/V以下で
ある。さらに、本MIS型容量素子103は、n型多結
晶シリコン膜99Aを用いることにより、容量ヒステリ
シスのない良好な特性が得られる。
【0019】なお、本MIS型容量素子103と混載が
可能な縦型バイポーラトランジスタICの実施の形態の
例を、図3及び図4に、その製法と共に示す。
可能な縦型バイポーラトランジスタICの実施の形態の
例を、図3及び図4に、その製法と共に示す。
【0020】本実施の形態の例では、図3Aに示すよう
に、通常のプロセスにより第1導電形、例えばp形シリ
コン基板31の主面に、それぞれn形のコレクタ埋め込
み層32及び33と素子分離用のp+ 層34を形成した
後、n形エピタキシャル層35を形成し、次いで選択酸
化によりフィールド絶縁層SiO2 36を形成して、p
+ 層34とフィールド絶縁層36によって素子分離領域
37を形成する。
に、通常のプロセスにより第1導電形、例えばp形シリ
コン基板31の主面に、それぞれn形のコレクタ埋め込
み層32及び33と素子分離用のp+ 層34を形成した
後、n形エピタキシャル層35を形成し、次いで選択酸
化によりフィールド絶縁層SiO2 36を形成して、p
+ 層34とフィールド絶縁層36によって素子分離領域
37を形成する。
【0021】そして、低ノイズトランジスタを形成すべ
き第1の素子領域43に、p形ベース領域44及びコレ
クタ埋め込み層32に達するn+ プラグイン領域45を
形成し、また、高速トランジスタを形成すべき第2の素
子領域42において、エピタキシャル層によるn形コレ
クタ領域48に、p形ベース領域49及びコレクタ埋め
込み層33に達するn+ プラグイン領域50を形成す
る。この例ではp形ベース領域44及び49を同時に形
成し、n+ プラグイン領域45及び50を同時に形成す
る。
き第1の素子領域43に、p形ベース領域44及びコレ
クタ埋め込み層32に達するn+ プラグイン領域45を
形成し、また、高速トランジスタを形成すべき第2の素
子領域42において、エピタキシャル層によるn形コレ
クタ領域48に、p形ベース領域49及びコレクタ埋め
込み層33に達するn+ プラグイン領域50を形成す
る。この例ではp形ベース領域44及び49を同時に形
成し、n+ プラグイン領域45及び50を同時に形成す
る。
【0022】次に、図3Bに示すように、第1の素子領
域41側のベース領域44に選択的に比較的低濃度のn
形エミッタ領域46をイオン注入により形成する。その
後、表面全体にCVDSiO2 による絶縁膜53を被着
形成し、デンシファイ(活性化アニールを含む)を施
す。
域41側のベース領域44に選択的に比較的低濃度のn
形エミッタ領域46をイオン注入により形成する。その
後、表面全体にCVDSiO2 による絶縁膜53を被着
形成し、デンシファイ(活性化アニールを含む)を施
す。
【0023】次に、図4Cに示すように、第1及び第2
の素子領域41及び42上の絶縁膜53に対し、そのそ
れぞれエミッタに対応する部分及びコレクタ取り出し部
に対応する部分に、それぞれ開口54,55及び56,
57を形成する。ここで、第1の素子領域41において
は、そのエミッタに対応する開口54は、低濃度エミッ
タ領域46の幅より小さい幅に形成される。
の素子領域41及び42上の絶縁膜53に対し、そのそ
れぞれエミッタに対応する部分及びコレクタ取り出し部
に対応する部分に、それぞれ開口54,55及び56,
57を形成する。ここで、第1の素子領域41において
は、そのエミッタに対応する開口54は、低濃度エミッ
タ領域46の幅より小さい幅に形成される。
【0024】そして、通常の方法で各開口54〜57に
n形不純物をドープした多結晶シリコン膜58,59,
60及び61を選択的に形成し、さらに上面にSiO2
等の絶縁膜62を被着形成した後、各多結晶シリコン膜
58,59,60,61からの不純物拡散により、第1
の素子領域41においてn形低濃度エミッタ領域46よ
り狭い幅のn形高濃度エミッタ領域47とn+ プラグイ
ン領域45に達するn形コレクタ取り出し領域63を形
成し、第2の素子領域42においてn形エミッタ領域5
1とn+ プラグイン領域50に達するn形コレクタ取り
出し領域64を形成する。
n形不純物をドープした多結晶シリコン膜58,59,
60及び61を選択的に形成し、さらに上面にSiO2
等の絶縁膜62を被着形成した後、各多結晶シリコン膜
58,59,60,61からの不純物拡散により、第1
の素子領域41においてn形低濃度エミッタ領域46よ
り狭い幅のn形高濃度エミッタ領域47とn+ プラグイ
ン領域45に達するn形コレクタ取り出し領域63を形
成し、第2の素子領域42においてn形エミッタ領域5
1とn+ プラグイン領域50に達するn形コレクタ取り
出し領域64を形成する。
【0025】次いで、絶縁膜62,53に、それぞれエ
ミッタ,ベース及びコレクタに対応するコンタクトホー
ルを形成し、第1の素子領域41においてAlによるエ
ミッタ電極66、ベース電極67及びコレクタ電極68
を形成し、第2の素子領域42においてAlによるエミ
ッタ電極69、ベース電極70及びコレクタ電極71を
形成する。
ミッタ,ベース及びコレクタに対応するコンタクトホー
ルを形成し、第1の素子領域41においてAlによるエ
ミッタ電極66、ベース電極67及びコレクタ電極68
を形成し、第2の素子領域42においてAlによるエミ
ッタ電極69、ベース電極70及びコレクタ電極71を
形成する。
【0026】かくして、図4Dに示すように、第1の素
子領域41に低ノイズnpnバイポーラトランジスタ7
2が形成され、第2の素子領域42に高速npnバイポ
ーラトランジスタ73が構成された、目的の半導体装置
74を得る。
子領域41に低ノイズnpnバイポーラトランジスタ7
2が形成され、第2の素子領域42に高速npnバイポ
ーラトランジスタ73が構成された、目的の半導体装置
74を得る。
【0027】この半導体装置74によれば、第1の素子
領域41のnpnバイポーラトランジスタ72は、エミ
ッタ接合の絶縁膜53との界面に臨む終端部では、低濃
度エミッタ領域46とベース領域44が接することにな
り、ノイズ及びエミッタ−ベース間耐圧VEBO が改善さ
れる。
領域41のnpnバイポーラトランジスタ72は、エミ
ッタ接合の絶縁膜53との界面に臨む終端部では、低濃
度エミッタ領域46とベース領域44が接することにな
り、ノイズ及びエミッタ−ベース間耐圧VEBO が改善さ
れる。
【0028】また、第2の素子領域42のnpnバイポ
ーラトランジスタ73は、いわゆるポリシリコン・ウォ
ッシュドエミッタ構造となり、エミッタ領域51の微細
化が可能となって高速トランジスタが得られる。
ーラトランジスタ73は、いわゆるポリシリコン・ウォ
ッシュドエミッタ構造となり、エミッタ領域51の微細
化が可能となって高速トランジスタが得られる。
【0029】
【発明の効果】本発明の半導体装置は、第1の素子領域
のバイポーラトランジスタが、エミッタ接合の絶縁膜と
の界面に臨む終端部では、低濃度エミッタ領域とベース
領域が接することになり、低ノイズ化を可能にすると共
に、エミッタ−ベース間耐圧を改善することができる。
のバイポーラトランジスタが、エミッタ接合の絶縁膜と
の界面に臨む終端部では、低濃度エミッタ領域とベース
領域が接することになり、低ノイズ化を可能にすると共
に、エミッタ−ベース間耐圧を改善することができる。
【0030】一方、第2の素子領域のバイポーラトラン
ジスタは、いわゆるポリシリコン・ウォッシュドエミッ
タ構造となり、エミッタの微細化が可能となって高速ト
ランジスタが得られる。
ジスタは、いわゆるポリシリコン・ウォッシュドエミッ
タ構造となり、エミッタの微細化が可能となって高速ト
ランジスタが得られる。
【0031】従って、高速(高fT)トランジスタに低
ノイズかつ高耐圧のトランジスタの2種を同時搭載した
半導体装置が得られるので、回路用途に応じて使い分け
が可能となる。
ノイズかつ高耐圧のトランジスタの2種を同時搭載した
半導体装置が得られるので、回路用途に応じて使い分け
が可能となる。
【0032】また、本発明のMIS型容量素子を有する
半導体装置によれば、そのMIS容量素子はポリシリコ
ン・ウォッシュドエミッタ構造のバイポーラトランジス
タとの混載が容易となる。しかも、多結晶半導体膜とし
てn型多結晶半導体膜を採用する事により、誘電体のS
i3 N4 膜の膜厚及び面積を同じにしても、高容量が得
られ、従来型のMIS型容量素子(n形拡散層Si3 N
4 膜−Al構造)よりもバイアス依存性が少なく、容量
ヒステリシスのない良好な特性が得られる。
半導体装置によれば、そのMIS容量素子はポリシリコ
ン・ウォッシュドエミッタ構造のバイポーラトランジス
タとの混載が容易となる。しかも、多結晶半導体膜とし
てn型多結晶半導体膜を採用する事により、誘電体のS
i3 N4 膜の膜厚及び面積を同じにしても、高容量が得
られ、従来型のMIS型容量素子(n形拡散層Si3 N
4 膜−Al構造)よりもバイアス依存性が少なく、容量
ヒステリシスのない良好な特性が得られる。
【図1】A〜B 本発明のMIS型容量素子を有する半
導体装置を示す製造工程図(その1)である。
導体装置を示す製造工程図(その1)である。
【図2】C〜D 本発明のMIS型容量素子を有する半
導体装置を示す製造工程図(その2)である。
導体装置を示す製造工程図(その2)である。
【図3】A〜B 本発明に係るMIS型容量素子との混
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタICの実施の形態の一例を
示す製造工程図(その1)である。
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタICの実施の形態の一例を
示す製造工程図(その1)である。
【図4】C〜D 本発明に係るMIS型容量素子との混
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタICの実施の形態の一例を
示す製造工程図(その1)である。
載が可能なポリシリコン・ウォッシュドエミッタ構造の
縦型バイポーラトランジスタICの実施の形態の一例を
示す製造工程図(その1)である。
【図5】比較例のMIS型容量素子の断面図である。
【図6】図5のMIS型容量素子の等価回路図である。
【図7】従来のMIS型容量素子の断面図である。
【図8】従来のポリシリコン・ウォッシュドエミッタ構
造のトランジスタの断面図である。
造のトランジスタの断面図である。
72‥‥低ノイズnpnバイポーラトランジスタ、73
‥‥高速npnバイポーラトランジスタ、43,48‥
‥コレクタ領域、44,49‥‥ベース領域、46,4
7,51‥‥エミッタ領域、58,60‥‥n形多結晶
シリコン膜、91‥‥p形シリコン基板、92‥‥エピ
タキシャル層、93‥‥p形素子分離層、94‥‥n形
拡散層、97‥‥Si3 N4 膜(誘電体膜)、99A,
99B‥‥n形多結晶シリコン膜、101,102‥‥
Al電極、87,103‥‥MIS型容量素子
‥‥高速npnバイポーラトランジスタ、43,48‥
‥コレクタ領域、44,49‥‥ベース領域、46,4
7,51‥‥エミッタ領域、58,60‥‥n形多結晶
シリコン膜、91‥‥p形シリコン基板、92‥‥エピ
タキシャル層、93‥‥p形素子分離層、94‥‥n形
拡散層、97‥‥Si3 N4 膜(誘電体膜)、99A,
99B‥‥n形多結晶シリコン膜、101,102‥‥
Al電極、87,103‥‥MIS型容量素子
Claims (1)
- 【請求項1】 半導体基体にMIS型容量素子が形成さ
れ、 該MIS型容量素子は、前記半導体基体の第1導電形半
導体と、 該第1導電形半導体層上に形成された誘電体膜と、 該誘電体膜上に形成され不純物ドープされた多結晶半導
体膜と金属層からなる一方の電極と、 前記第1導電形半導体層に直接形成され不純物ドープさ
れた多結晶半導体膜と金属層からなる他方の電極とから
成ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23071698A JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2111790A JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
JP23071698A JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2111790A Division JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11121699A true JPH11121699A (ja) | 1999-04-30 |
Family
ID=12045937
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2111790A Expired - Lifetime JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
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Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2111790A Expired - Lifetime JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (2) | JP2936615B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5073954B2 (ja) * | 2006-03-15 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその自動配置配線方法 |
JP6191804B2 (ja) * | 2015-05-13 | 2017-09-06 | 株式会社村田製作所 | 薄膜デバイス |
-
1990
- 1990-01-31 JP JP2111790A patent/JP2936615B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-17 JP JP23071698A patent/JPH11121699A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPH03225950A (ja) | 1991-10-04 |
JP2936615B2 (ja) | 1999-08-23 |
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