JPH05190780A - バイポーラｍｏｓ併合トランジスタを有する半導体デバイスとその製造方法 - Google Patents
バイポーラｍｏｓ併合トランジスタを有する半導体デバイスとその製造方法Info
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Abstract
(57)【要約】
【目的】 バイポーラおよびＭＯＳを併合した半導体デ
バイスを提供する。 【構成】 半導体デバイス１０は、ＭＯＳトランジスタ
と併合したバイポーラ・トランジスタを有しており、こ
の２つのトランジスタは側壁スペーサによって実質的に
分離され、また前記バイポーラ・トランジスタは前記Ｍ
ＯＳトランジスタに対して自己整合されている。前記Ｍ
ＯＳトランジスタは、ゲート２２およびソース領域３８
を含む。ＭＯＳトランジスタのドレイン領域はまたバイ
ポーラ・トランジスタの能動ベース領域２７でもある。
前記バイポーラ・トランジスタはさらに、能動ベース領
域内に形成される第１エミッタ領域４０、ならびに第１
エミッタ領域の上に形成され、一部はＭＯＳトランジス
タ・ゲートの上にかかっている第２エミッタ領域３２を
含んでいる。第２エミッタ領域は、側壁スペーサ２９お
よび上のせ誘電層２３によってゲートから分離されてい
る。
バイスを提供する。 【構成】 半導体デバイス１０は、ＭＯＳトランジスタ
と併合したバイポーラ・トランジスタを有しており、こ
の２つのトランジスタは側壁スペーサによって実質的に
分離され、また前記バイポーラ・トランジスタは前記Ｍ
ＯＳトランジスタに対して自己整合されている。前記Ｍ
ＯＳトランジスタは、ゲート２２およびソース領域３８
を含む。ＭＯＳトランジスタのドレイン領域はまたバイ
ポーラ・トランジスタの能動ベース領域２７でもある。
前記バイポーラ・トランジスタはさらに、能動ベース領
域内に形成される第１エミッタ領域４０、ならびに第１
エミッタ領域の上に形成され、一部はＭＯＳトランジス
タ・ゲートの上にかかっている第２エミッタ領域３２を
含んでいる。第２エミッタ領域は、側壁スペーサ２９お
よび上のせ誘電層２３によってゲートから分離されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体デバイスに
関し、具体的にはバイポーラ・トランジスタとＭＯＳ
（金属酸化膜半導体）トランジスタの両方を有する半導
体デバイスおよびその製造方法に関する。
関し、具体的にはバイポーラ・トランジスタとＭＯＳ
（金属酸化膜半導体）トランジスタの両方を有する半導
体デバイスおよびその製造方法に関する。
【０００２】
【従来の技術】ＢｉＭＯＳ（バイポーラ・ＭＯＳ）およ
びＢｉＣＭＯＳ（バイポーラ・相補型ＭＯＳ）半導体デ
バイスは、バイポーラ・トランジスタとＭＯＳトランジ
スタの両方を利用するデバイスである。ＢｉＣＭＯＳ
が、Ｎ形（ＮＭＯＳ）トランジスタおよびＰ形（ＰＭＯ
Ｓ）トランジスタを有するデバイス、すなわち相補型ト
ランジスタを指すのに対し、ＢｉＭＯＳは通常、ＮＭＯ
ＳまたはＰＭＯＳトランジスタのいずれか１つを有す
る。ＢｉＭＯＳおよびＢｉＣＭＯＳデバイスは次第に人
気が高まっているが、これはトランジスタのサイズが小
さくなるにつれて、ＭＯＳトランジスタが性能および製
造の限界に達しつつあることに一部起因している。たと
えば、トランジスタを小型化するにはゲート酸化膜をよ
り薄くする必要がある。しかしながら、ゲート酸化膜の
厚みが薄くなるにつれて、欠陥のない酸化膜を成長させ
るのがより難しくなる。別の例として、トランジスタ・
ゲートが縮小されるにつれ、その結果ドーピング濃度が
高まるのが普通である。しかし、ドーピングが増大する
結果、キャリヤの移動度が減少する。これらの縮小およ
び性能の限界の一部を克服する１つの方法は、ＭＯＳト
ランジスタにバイポーラ・トランジスタを組み合わせて
ＢｉＭＯＳデバイスまたはＢｉＣＭＯＳデバイスを形成
することである。ＢｉＭＯＳデバイスおよびＢｉＣＭＯ
Ｓデバイスは、低電力消費などＭＯＳトランジスタに関
連する長所のほかに、高速化機能およびcurrent drivin
g capabilityなど、バイポーラ・トランジスタに関連す
る長所を備えている。残念ながら、バイポーラ・トラン
ジスタとＭＯＳトランジスタとの組み合わせには欠点も
あり、その内の２つは、製造が複雑化すること、および
デバイス全体のサイズが大きくなることである。
びＢｉＣＭＯＳ（バイポーラ・相補型ＭＯＳ）半導体デ
バイスは、バイポーラ・トランジスタとＭＯＳトランジ
スタの両方を利用するデバイスである。ＢｉＣＭＯＳ
が、Ｎ形（ＮＭＯＳ）トランジスタおよびＰ形（ＰＭＯ
Ｓ）トランジスタを有するデバイス、すなわち相補型ト
ランジスタを指すのに対し、ＢｉＭＯＳは通常、ＮＭＯ
ＳまたはＰＭＯＳトランジスタのいずれか１つを有す
る。ＢｉＭＯＳおよびＢｉＣＭＯＳデバイスは次第に人
気が高まっているが、これはトランジスタのサイズが小
さくなるにつれて、ＭＯＳトランジスタが性能および製
造の限界に達しつつあることに一部起因している。たと
えば、トランジスタを小型化するにはゲート酸化膜をよ
り薄くする必要がある。しかしながら、ゲート酸化膜の
厚みが薄くなるにつれて、欠陥のない酸化膜を成長させ
るのがより難しくなる。別の例として、トランジスタ・
ゲートが縮小されるにつれ、その結果ドーピング濃度が
高まるのが普通である。しかし、ドーピングが増大する
結果、キャリヤの移動度が減少する。これらの縮小およ
び性能の限界の一部を克服する１つの方法は、ＭＯＳト
ランジスタにバイポーラ・トランジスタを組み合わせて
ＢｉＭＯＳデバイスまたはＢｉＣＭＯＳデバイスを形成
することである。ＢｉＭＯＳデバイスおよびＢｉＣＭＯ
Ｓデバイスは、低電力消費などＭＯＳトランジスタに関
連する長所のほかに、高速化機能およびcurrent drivin
g capabilityなど、バイポーラ・トランジスタに関連す
る長所を備えている。残念ながら、バイポーラ・トラン
ジスタとＭＯＳトランジスタとの組み合わせには欠点も
あり、その内の２つは、製造が複雑化すること、および
デバイス全体のサイズが大きくなることである。
【０００３】半導体の製造業者は、ＢｉＭＯＳデバイス
とＢｉＣＭＯＳデバイスのサイズを小さくし、これらデ
バイスの製造に必要な製造段階の数を減らす１つの方法
として、バイポーラ・トランジスタとＭＯＳトランジス
タの各種構成要素を併合させるようになった。歴史的に
は、ＢｉＭＯＳデバイスおよびＢｉＣＭＯＳデバイスは
ＭＯＳトランジスタから広範に分離されたバイポーラ・
トランジスタを利用していた。しかし、２つの型のトラ
ンジスタを分離した結果、デバイス全体のサイズがかな
り大きくなった。デバイスを小型化する必要性が高まる
につれ、半導体製造者は、バイポーラ・トランジスタと
ＭＯＳトランジスタとを広範に分離する必要がないこと
を認識し、２つのトランジスタをより近接して形成する
ようになった。バイポーラ・トランジスタとＭＯＳトラ
ンジスタとの間の空間を狭くする他に、製造者は、デバ
イス全体のサイズをさらに小さくするには、これら２つ
の型のトランジスタを併合して構成要素を共用させるの
が便利であることに気付いた。たとえば、ある既知のＢ
ｉＭＯＳデバイスは、ＮＰＮバイポーラ・トランジスタ
のコレクタとして、またＰＭＯＳトランジスタのバルク
領域として機能するＮウエルを形成する。もう１つの共
用される構成要素は、ＮＰＮバイポーラ・トランジスタ
の外因性ベースとして、またＰＭＯＳトランジスタのソ
ース／ドレインとして機能するＰ+ 拡散領域である。同
様に、相補型トランジスタ、すなわちＰＮＰバイポーラ
・トランジスタおよびＮＭＯＳトランジスタは、構成要
素を共有する形で作られており、上述の例に匹敵する。
とＢｉＣＭＯＳデバイスのサイズを小さくし、これらデ
バイスの製造に必要な製造段階の数を減らす１つの方法
として、バイポーラ・トランジスタとＭＯＳトランジス
タの各種構成要素を併合させるようになった。歴史的に
は、ＢｉＭＯＳデバイスおよびＢｉＣＭＯＳデバイスは
ＭＯＳトランジスタから広範に分離されたバイポーラ・
トランジスタを利用していた。しかし、２つの型のトラ
ンジスタを分離した結果、デバイス全体のサイズがかな
り大きくなった。デバイスを小型化する必要性が高まる
につれ、半導体製造者は、バイポーラ・トランジスタと
ＭＯＳトランジスタとを広範に分離する必要がないこと
を認識し、２つのトランジスタをより近接して形成する
ようになった。バイポーラ・トランジスタとＭＯＳトラ
ンジスタとの間の空間を狭くする他に、製造者は、デバ
イス全体のサイズをさらに小さくするには、これら２つ
の型のトランジスタを併合して構成要素を共用させるの
が便利であることに気付いた。たとえば、ある既知のＢ
ｉＭＯＳデバイスは、ＮＰＮバイポーラ・トランジスタ
のコレクタとして、またＰＭＯＳトランジスタのバルク
領域として機能するＮウエルを形成する。もう１つの共
用される構成要素は、ＮＰＮバイポーラ・トランジスタ
の外因性ベースとして、またＰＭＯＳトランジスタのソ
ース／ドレインとして機能するＰ+ 拡散領域である。同
様に、相補型トランジスタ、すなわちＰＮＰバイポーラ
・トランジスタおよびＮＭＯＳトランジスタは、構成要
素を共有する形で作られており、上述の例に匹敵する。
【０００４】
【発明が解決しようとする課題】バイポーラ・トランジ
スタおよびＭＯＳトランジスタのいくつかの構成要素は
共用されていることが知られているが、半導体メーカー
は常に、半導体デバイスのサイズを小さくする必要性に
迫られている。小型デバイスに対する需要を満足する一
方で、バイポーラ・トランジスタとＭＯＳトランジスタ
の両方の長所を達成するためには、当業者に既知のレベ
ル以上に、この２つの型のトランジスタを併合する必要
がある。
スタおよびＭＯＳトランジスタのいくつかの構成要素は
共用されていることが知られているが、半導体メーカー
は常に、半導体デバイスのサイズを小さくする必要性に
迫られている。小型デバイスに対する需要を満足する一
方で、バイポーラ・トランジスタとＭＯＳトランジスタ
の両方の長所を達成するためには、当業者に既知のレベ
ル以上に、この２つの型のトランジスタを併合する必要
がある。
【０００５】
【課題を解決するための手段】本発明はバイポーラ・ト
ランジスタとＭＯＳトランジスタの長所を１つの半導体
デバイスに結合する一方で、デバイス・サイズを最小化
する。デバイス・サイズの縮小は、バイポーラ・トラン
ジスタとＭＯＳトランジスタを、これらが側壁スペーサ
によって実質的に分離されるように合併することによっ
て達成される。本発明の１つの実施例では、半導体デバ
イスは、バイポーラ・トランジスタのコレクタとして、
またＭＯＳトランジスタのバルク領域として機能すると
ころの、第１導電率を有する半導体基板を有している。
ＭＯＳゲートは半導体基板の上にのっており、これは誘
電ゲートによって基板から分離されている。ＭＯＳゲー
トは上のせ誘電層およびＭＯＳゲートの第１端に隣接し
て形成された側壁を有している。バイポーラ・トランジ
スタの能動ベース領域は第２導電率を有し、これは半導
体基板内に形成され、ＭＯＳゲートの第１端に自己整合
されている。能動ベース領域はまたＭＯＳトランジスタ
のドレイン領域としても機能する。バイポーラ・トラン
ジスタの第１エミッタ領域は第１導電率を有し、能動ベ
ース領域内に形成され、側壁スペーサに対して自己整合
されている。バイポーラ・トランジスタの第２エミッタ
領域は第１導電率を有し、これは第１エミッタ領域の
上、および一部がＭＯＳゲートの上にかかるように形成
される。第２エミッタ領域は、側壁スペーサおよび上の
せ誘電層によってＭＯＳゲートから分離される。デバイ
スはまた、第２導電率を有するＭＯＳトランジスタのソ
ース領域を有する。
ランジスタとＭＯＳトランジスタの長所を１つの半導体
デバイスに結合する一方で、デバイス・サイズを最小化
する。デバイス・サイズの縮小は、バイポーラ・トラン
ジスタとＭＯＳトランジスタを、これらが側壁スペーサ
によって実質的に分離されるように合併することによっ
て達成される。本発明の１つの実施例では、半導体デバ
イスは、バイポーラ・トランジスタのコレクタとして、
またＭＯＳトランジスタのバルク領域として機能すると
ころの、第１導電率を有する半導体基板を有している。
ＭＯＳゲートは半導体基板の上にのっており、これは誘
電ゲートによって基板から分離されている。ＭＯＳゲー
トは上のせ誘電層およびＭＯＳゲートの第１端に隣接し
て形成された側壁を有している。バイポーラ・トランジ
スタの能動ベース領域は第２導電率を有し、これは半導
体基板内に形成され、ＭＯＳゲートの第１端に自己整合
されている。能動ベース領域はまたＭＯＳトランジスタ
のドレイン領域としても機能する。バイポーラ・トラン
ジスタの第１エミッタ領域は第１導電率を有し、能動ベ
ース領域内に形成され、側壁スペーサに対して自己整合
されている。バイポーラ・トランジスタの第２エミッタ
領域は第１導電率を有し、これは第１エミッタ領域の
上、および一部がＭＯＳゲートの上にかかるように形成
される。第２エミッタ領域は、側壁スペーサおよび上の
せ誘電層によってＭＯＳゲートから分離される。デバイ
スはまた、第２導電率を有するＭＯＳトランジスタのソ
ース領域を有する。
【０００６】以上およびその他の機能ならびに利点は、
添付図面と共に、以下の詳細な説明によってより明快に
把握できる。図は必ずしも拡大する必要はないが、本発
明の各種の実施例をはっきりと記載するためのものであ
ることを了解されたい。
添付図面と共に、以下の詳細な説明によってより明快に
把握できる。図は必ずしも拡大する必要はないが、本発
明の各種の実施例をはっきりと記載するためのものであ
ることを了解されたい。
【０００７】
【実施例】上述のように、既知のＢｉＭＯＳデバイスお
よびＢｉＣＭＯＳデバイスは、バイポーラ・トランジス
タとＭＯＳトランジスタがデバイス内で占めるスペース
を小さくするために、同種の構成要素を結合または併合
している。既知の併合には、バイポーラ・コレクタとＭ
ＯＳバルク領域との結合、バイポーラ外因性ベース領域
とＭＯＳソース／ドレイン拡散との結合を含む。上述の
併合はそれぞれＢｉＭＯＳデバイスとＢｉＣＭＯＳデバ
イスサイズを小さくするが、デバイスのサイズをさらに
小さくする必要性は常に存在する。本発明は、上述の既
知の併合のそれぞれを利用して前記の必要性を満足する
上に、バイポーラ能動ベース領域をＭＯＳlightly dope
d drain （ＬＤＤ）領域と併合する。また本発明は、Ｍ
ＯＳトランジスタに自己整合されるバイポーラ・トラン
ジスタを確立する。これら２つのトランジスタを自己整
合させることによって、既存のＢｉＭＯＳデバイスおよ
びＢｉＣＭＯＳデバイスに比べて、これらトランジスタ
をより近接して形成できる。本発明では、バイポーラ・
トランジスタの一部がＭＯＳトランジスタの上にかかっ
ており、この２つは、０．２μｍオーダーの側壁スペー
サによって実質的に分離されている。一方、従来のＢｉ
ＭＯＳデバイスおよびＢｉＣＭＯＳデバイスは、２つの
トランジスタを分離する空間が蝕刻法によって決まる形
で、トランジスタは互いに隣接して形成されている。蝕
刻法により確定される空間は約０．５μｍの寸法で形成
できるが、０．２μｍのオーダーの寸法を達成しなけれ
ばならない。そのため、本発明はＢｉＭＯＳ半導体デバ
イスおよびＢｉＣＭＯＳ半導体デバイスの全体サイズを
小さくする。ＢｉＭＯＳデバイスおよびＢｉＣＭＯＳデ
バイスのサイズが小さくなるにつれて、ベースとコレク
タとの間の静電容量が小さくなると同様に、ベース抵抗
が小さくなり、ついでデバイス速度を増すことによって
デバイスの性能を改善する。
よびＢｉＣＭＯＳデバイスは、バイポーラ・トランジス
タとＭＯＳトランジスタがデバイス内で占めるスペース
を小さくするために、同種の構成要素を結合または併合
している。既知の併合には、バイポーラ・コレクタとＭ
ＯＳバルク領域との結合、バイポーラ外因性ベース領域
とＭＯＳソース／ドレイン拡散との結合を含む。上述の
併合はそれぞれＢｉＭＯＳデバイスとＢｉＣＭＯＳデバ
イスサイズを小さくするが、デバイスのサイズをさらに
小さくする必要性は常に存在する。本発明は、上述の既
知の併合のそれぞれを利用して前記の必要性を満足する
上に、バイポーラ能動ベース領域をＭＯＳlightly dope
d drain （ＬＤＤ）領域と併合する。また本発明は、Ｍ
ＯＳトランジスタに自己整合されるバイポーラ・トラン
ジスタを確立する。これら２つのトランジスタを自己整
合させることによって、既存のＢｉＭＯＳデバイスおよ
びＢｉＣＭＯＳデバイスに比べて、これらトランジスタ
をより近接して形成できる。本発明では、バイポーラ・
トランジスタの一部がＭＯＳトランジスタの上にかかっ
ており、この２つは、０．２μｍオーダーの側壁スペー
サによって実質的に分離されている。一方、従来のＢｉ
ＭＯＳデバイスおよびＢｉＣＭＯＳデバイスは、２つの
トランジスタを分離する空間が蝕刻法によって決まる形
で、トランジスタは互いに隣接して形成されている。蝕
刻法により確定される空間は約０．５μｍの寸法で形成
できるが、０．２μｍのオーダーの寸法を達成しなけれ
ばならない。そのため、本発明はＢｉＭＯＳ半導体デバ
イスおよびＢｉＣＭＯＳ半導体デバイスの全体サイズを
小さくする。ＢｉＭＯＳデバイスおよびＢｉＣＭＯＳデ
バイスのサイズが小さくなるにつれて、ベースとコレク
タとの間の静電容量が小さくなると同様に、ベース抵抗
が小さくなり、ついでデバイス速度を増すことによって
デバイスの性能を改善する。
【０００８】図１〜図５は、本発明を理解しやすくする
ために、半導体デバイスの一部を拡大したものである。
一連の数字は本発明に従ってＢｉＭＯＳデバイスまたは
ＢｉＣＭＯＳデバイスを製造する方法を示している。図
１は、本発明に基づき半導体デバイス内で使用するのに
適した従来の構造を示したものである。図１に示す半導
体デバイス１０の一部は、Ｐ形不純物で軽くドーピング
され、“Ｐ- ”とラベルされている単結晶シリコン基板
１２を含む。Ｎ+ 埋め込み層１４は、Ｎ形不純物で基板
をドーピングすることによって（例：ひ素もしくはりん
の拡散もしくはイオン注入）、基板１２の中に形成され
る。埋め込み層１４が形成された後、エピタキシャル・
シリコン層が成長して、ウエル１６を形成し、ウエルは
埋め込み層１４からのドーピング物の一部を組み込んで
いるため、“Ｎ- ウエル”とラベルされている。ウエル
１６内で特定のドーピング濃度を達成するには、エピタ
キシャル層は、埋め込み層からの拡散に頼らずに、むし
ろ、たとえばブランケット・イオン注入法のように、別
個にドーピングできる。
ために、半導体デバイスの一部を拡大したものである。
一連の数字は本発明に従ってＢｉＭＯＳデバイスまたは
ＢｉＣＭＯＳデバイスを製造する方法を示している。図
１は、本発明に基づき半導体デバイス内で使用するのに
適した従来の構造を示したものである。図１に示す半導
体デバイス１０の一部は、Ｐ形不純物で軽くドーピング
され、“Ｐ- ”とラベルされている単結晶シリコン基板
１２を含む。Ｎ+ 埋め込み層１４は、Ｎ形不純物で基板
をドーピングすることによって（例：ひ素もしくはりん
の拡散もしくはイオン注入）、基板１２の中に形成され
る。埋め込み層１４が形成された後、エピタキシャル・
シリコン層が成長して、ウエル１６を形成し、ウエルは
埋め込み層１４からのドーピング物の一部を組み込んで
いるため、“Ｎ- ウエル”とラベルされている。ウエル
１６内で特定のドーピング濃度を達成するには、エピタ
キシャル層は、埋め込み層からの拡散に頼らずに、むし
ろ、たとえばブランケット・イオン注入法のように、別
個にドーピングできる。
【０００９】シリコン基板１２，埋め込み層１４および
ウエル１６が一体となって半導体基板１７を形成してい
る。図１に引用し示すドーピング物の種類は、ＰＭＯＳ
トランジスタおよびＮＰＮバイポーラ・トランジスタの
形成に使用するドーピング物の種類である。しかし、本
発明は単にドーピング物の種類を変えることによって、
ＮＭＯＳトランジスタおよび／またはＰＮＰバイポーラ
・トランジスタを使用して実現できることを理解された
い。同様に、本発明は相補型ＢｉＣＭＯＳ（Ｃ−ＢｉＣ
ＭＯＳ）デバイスを形成するのに使用でき、相補型Ｂｉ
ＣＭＯＳはＮＰＮバイポーラ・トランジスタおよびＰＮ
Ｐバイポーラ・トランジスタをＮＭＯＳトランジスタお
よびＰＭＯＳトランジスタと合併している。
ウエル１６が一体となって半導体基板１７を形成してい
る。図１に引用し示すドーピング物の種類は、ＰＭＯＳ
トランジスタおよびＮＰＮバイポーラ・トランジスタの
形成に使用するドーピング物の種類である。しかし、本
発明は単にドーピング物の種類を変えることによって、
ＮＭＯＳトランジスタおよび／またはＰＮＰバイポーラ
・トランジスタを使用して実現できることを理解された
い。同様に、本発明は相補型ＢｉＣＭＯＳ（Ｃ−ＢｉＣ
ＭＯＳ）デバイスを形成するのに使用でき、相補型Ｂｉ
ＣＭＯＳはＮＰＮバイポーラ・トランジスタおよびＰＮ
Ｐバイポーラ・トランジスタをＮＭＯＳトランジスタお
よびＰＭＯＳトランジスタと合併している。
【００１０】図１にも示すように、電界酸化膜領域１８
はデバイス１０の中に形成され、半導体基板１７の中で
能動デバイス領域１９を確定している。電界酸化膜領域
１８は、利用可能な酸化物分離技術（例：ＬＯＣＯＳ
（シリコンの選択的酸化構造：ロコス））を使用して形
成できる。埋め込み層１４に接触する方法を提供するた
め、２つの電解酸化膜の間に深いコレクタ２０が形成さ
れる。深いコレクタ２０は、ＮＰＮバイポーラ・トラン
ジスタを形成する場合には、Ｎ形不純物でドーピングす
る。
はデバイス１０の中に形成され、半導体基板１７の中で
能動デバイス領域１９を確定している。電界酸化膜領域
１８は、利用可能な酸化物分離技術（例：ＬＯＣＯＳ
（シリコンの選択的酸化構造：ロコス））を使用して形
成できる。埋め込み層１４に接触する方法を提供するた
め、２つの電解酸化膜の間に深いコレクタ２０が形成さ
れる。深いコレクタ２０は、ＮＰＮバイポーラ・トラン
ジスタを形成する場合には、Ｎ形不純物でドーピングす
る。
【００１１】図２は本発明に従ってデバイス１０を製造
するのに採用するつぎの一連の処理段階を示したもので
ある。ＭＯＳゲート２２は、半導体基板１７の能動デバ
イス領域１９の上にのせるように形成され、誘電ゲート
２１によって基板から分離されている。ＭＯＳトランジ
スタ・ゲートは通常ポリシリコンで作られているが、他
の導電材を使用してもよい。ゲートの上には上のせ誘電
層２３があり、これは、ゲートを上のせ導電層（図２に
は示さない）から分離するのに使用される。上のせ誘電
層は、ゲートの導電材、および誘電層の絶縁材を被着さ
せ、同時に両方の層をパターン化することによって、ゲ
ート２２と同時に形成できるので便利である。上のせ誘
電層２３に適する材料はＳｉＯ2 ，Ｓｉ3 Ｎ4 ，ＴＥＯ
Ｓ（tetra-ethyl-ortho-silicate）などを含む。ゲート
を形成した後、ＭＯＳトランジスタの軽くドーピングさ
れたソース領域２５およびバイポーラ・トランジスタの
能動ベース領域２７が、同時に能動デバイス領域１９の
中に形成され、ＭＯＳゲートに自己整合される。ソース
領域２５および能動ベース領域２７はＰ形不純物で軽く
ドーピングされ、イオン注入法または（たとえば）ほう
素の拡散によって形成できる。能動ベース領域２７はま
たＭＯＳトランジスタのＬＤＤ（lightly doped drain
）としても機能する。個々のバイポーラ・デバイスお
よびＭＯＳ型デバイス内のこれら２つの領域の不純物濃
度が高くなってくるため、バイポーラ能動ベース領域を
ＭＯＳ ＬＤＤ領域と併合することが可能である。たと
えば、本発明のデバイス内で能動ベース領域として、ま
たＬＤＤ領域として機能するほう素の妥当な不純物濃度
は、２×１０13／ｃｍ2 のオーダーであり、これは２０
ＫｅＶ以下のエネルギーで、イオン注入法により達成で
きる。
するのに採用するつぎの一連の処理段階を示したもので
ある。ＭＯＳゲート２２は、半導体基板１７の能動デバ
イス領域１９の上にのせるように形成され、誘電ゲート
２１によって基板から分離されている。ＭＯＳトランジ
スタ・ゲートは通常ポリシリコンで作られているが、他
の導電材を使用してもよい。ゲートの上には上のせ誘電
層２３があり、これは、ゲートを上のせ導電層（図２に
は示さない）から分離するのに使用される。上のせ誘電
層は、ゲートの導電材、および誘電層の絶縁材を被着さ
せ、同時に両方の層をパターン化することによって、ゲ
ート２２と同時に形成できるので便利である。上のせ誘
電層２３に適する材料はＳｉＯ2 ，Ｓｉ3 Ｎ4 ，ＴＥＯ
Ｓ（tetra-ethyl-ortho-silicate）などを含む。ゲート
を形成した後、ＭＯＳトランジスタの軽くドーピングさ
れたソース領域２５およびバイポーラ・トランジスタの
能動ベース領域２７が、同時に能動デバイス領域１９の
中に形成され、ＭＯＳゲートに自己整合される。ソース
領域２５および能動ベース領域２７はＰ形不純物で軽く
ドーピングされ、イオン注入法または（たとえば）ほう
素の拡散によって形成できる。能動ベース領域２７はま
たＭＯＳトランジスタのＬＤＤ（lightly doped drain
）としても機能する。個々のバイポーラ・デバイスお
よびＭＯＳ型デバイス内のこれら２つの領域の不純物濃
度が高くなってくるため、バイポーラ能動ベース領域を
ＭＯＳ ＬＤＤ領域と併合することが可能である。たと
えば、本発明のデバイス内で能動ベース領域として、ま
たＬＤＤ領域として機能するほう素の妥当な不純物濃度
は、２×１０13／ｃｍ2 のオーダーであり、これは２０
ＫｅＶ以下のエネルギーで、イオン注入法により達成で
きる。
【００１２】図３に示すように、側壁スペーサ２９は、
ＭＯＳゲート２２および上のせ誘電層２３の端に沿って
形成される。この側壁スペーサは、ＳｉＯ2 またはＳｉ
Ｎ4などの絶縁材を被着させ、一方向または異方性エッ
チングを実施することによって、従来の方法で形成され
る。上のせ誘電層２３と同様に、側壁スペーサ２９は、
ＭＯＳゲート２２を他の導電材（図３に示さず）から電
気的に分離するのに用いる。コレクタ領域３０も半導体
基板内で深いコレクタ２０の中に形成される。コレクタ
領域３０はＮ形不純物によって重くドーピングされる
が、深いコレクタよりも通常高濃度になっているため、
別個の素子として図示される。コレクタ接触領域が形成
されるのが側壁スペーサ２９の形成される前であるのか
後であるのかについては、本発明の実施上重要ではな
い。
ＭＯＳゲート２２および上のせ誘電層２３の端に沿って
形成される。この側壁スペーサは、ＳｉＯ2 またはＳｉ
Ｎ4などの絶縁材を被着させ、一方向または異方性エッ
チングを実施することによって、従来の方法で形成され
る。上のせ誘電層２３と同様に、側壁スペーサ２９は、
ＭＯＳゲート２２を他の導電材（図３に示さず）から電
気的に分離するのに用いる。コレクタ領域３０も半導体
基板内で深いコレクタ２０の中に形成される。コレクタ
領域３０はＮ形不純物によって重くドーピングされる
が、深いコレクタよりも通常高濃度になっているため、
別個の素子として図示される。コレクタ接触領域が形成
されるのが側壁スペーサ２９の形成される前であるのか
後であるのかについては、本発明の実施上重要ではな
い。
【００１３】図４は、バイポーラ・トランジスタのエミ
ッタ３２の形成を図示したものである。エミッタ３２
は、能動ベース領域２７の一部の上に形成され、一部が
ＭＯＳゲート２２の上にかかっている。エミッタは上の
せ誘電層２３および側壁スペーサ２９の一つによってゲ
ートから分離されている。本発明の好適な実施例では、
ＭＯＳゲート２２は第１ポリシリコン層から形成される
のに対して、エミッタ３２は第２ポリシリコン層から形
成される。ＭＯＳゲートの上にバイポーラ・エミッタを
形成することは、少なくとも２つの観点から長所があ
る。第１に、エミッタをゲートにオーバーラップさせる
ことによって、バイポーラ・トランジスタとＭＯＳトラ
ンジスタとが占有するスペースが大幅に節約され、その
結果、デバイス全体のサイズが小さくなる。既存のＢｉ
ＭＯＳデバイスおよびＢｉＣＭＯＳデバイスでは、エミ
ッタおよびゲートは、蝕刻法の解像度限界によって決定
される距離でしか分離できず、すなわち、いちばん短い
分離距離は蝕刻法で解像可能な最小プリント寸法とな
る。本発明は、ゲートの上にのっている誘電層と側壁ス
ペーサとが一緒になって、エミッタとゲートとを分離さ
せることによって、蝕刻法の解像度の下限を越えてい
る。既存スペーサ技術を使用すると、本発明に従って形
成されるデバイスのエミッタおよびゲートは、０．２μ
ｍのオーダーの寸法で分離されるのに対して、既存の蝕
刻法装置の下限は０．５μｍのオーダーと考えられる。
第２に、エミッタをゲートにオーバーラップさせること
によって、ＭＯＳゲートに自己整合するバイポーラ・エ
ミッタが作り出される。自己整合構造は、整合の許容度
が緩和されるため、利点がある。たとえば、図４の例で
は、エミッタ３２は図と全く同じ位置にあることは重要
でない。エミッタ３２は、左または右にずれてもよく、
それでもバイポーラ・エミッタとして正しく動作でき
る。無論、位置のずれまたは不整合にも許容限度があ
る。この限度は、エミッタ３２の一部が妥当な範囲で、
能動ベース領域２７と接触することが可能な程度の位置
ずれによって決まる。
ッタ３２の形成を図示したものである。エミッタ３２
は、能動ベース領域２７の一部の上に形成され、一部が
ＭＯＳゲート２２の上にかかっている。エミッタは上の
せ誘電層２３および側壁スペーサ２９の一つによってゲ
ートから分離されている。本発明の好適な実施例では、
ＭＯＳゲート２２は第１ポリシリコン層から形成される
のに対して、エミッタ３２は第２ポリシリコン層から形
成される。ＭＯＳゲートの上にバイポーラ・エミッタを
形成することは、少なくとも２つの観点から長所があ
る。第１に、エミッタをゲートにオーバーラップさせる
ことによって、バイポーラ・トランジスタとＭＯＳトラ
ンジスタとが占有するスペースが大幅に節約され、その
結果、デバイス全体のサイズが小さくなる。既存のＢｉ
ＭＯＳデバイスおよびＢｉＣＭＯＳデバイスでは、エミ
ッタおよびゲートは、蝕刻法の解像度限界によって決定
される距離でしか分離できず、すなわち、いちばん短い
分離距離は蝕刻法で解像可能な最小プリント寸法とな
る。本発明は、ゲートの上にのっている誘電層と側壁ス
ペーサとが一緒になって、エミッタとゲートとを分離さ
せることによって、蝕刻法の解像度の下限を越えてい
る。既存スペーサ技術を使用すると、本発明に従って形
成されるデバイスのエミッタおよびゲートは、０．２μ
ｍのオーダーの寸法で分離されるのに対して、既存の蝕
刻法装置の下限は０．５μｍのオーダーと考えられる。
第２に、エミッタをゲートにオーバーラップさせること
によって、ＭＯＳゲートに自己整合するバイポーラ・エ
ミッタが作り出される。自己整合構造は、整合の許容度
が緩和されるため、利点がある。たとえば、図４の例で
は、エミッタ３２は図と全く同じ位置にあることは重要
でない。エミッタ３２は、左または右にずれてもよく、
それでもバイポーラ・エミッタとして正しく動作でき
る。無論、位置のずれまたは不整合にも許容限度があ
る。この限度は、エミッタ３２の一部が妥当な範囲で、
能動ベース領域２７と接触することが可能な程度の位置
ずれによって決まる。
【００１４】さらに図４は、ＮＰＮバイポーラ・トラン
ジスタを形成するのに、エミッタ３２がＮ形不純物によ
ってドーピングされることを示している。エミッタのド
ーピングは、エミッタ材の被着中、その後の拡散中また
はエミッタ材料が被着された後のイオン注入の間に、原
位置ドーピングによって達成できる。ＭＯＳゲートと同
様に、エミッタ３２は、エミッタを他の導電層（図示せ
ず）から分離する上のせ誘電層３４を有している。上の
せ誘電層３４は、ＭＯＳゲート２２および上のせ誘電層
２３に関して先に述べたように、エミッタ３２と同時に
形成されると便利である。エミッタ３２を形成するため
に導電層をパターン化する際に、導電層がポリシリコン
である場合には、下のシリコン基板が実質的にエッチン
グされるのを回避するのに注意を要する。一般にポリシ
リコン・エッチングはシリコンに対する選択性が低い
が、ポリシリコンの被着厚みおよびポリシリコンのエッ
チング速度を厳重に管理すれば、基板が実質的にエッチ
ングされるのを回避できる。所望であれば、エミッタ３
２とゲート２２は、抵抗を低くするために、上のせ超硬
金属層( overlying refractory metal layer) またはシ
リコン層を有することができる。
ジスタを形成するのに、エミッタ３２がＮ形不純物によ
ってドーピングされることを示している。エミッタのド
ーピングは、エミッタ材の被着中、その後の拡散中また
はエミッタ材料が被着された後のイオン注入の間に、原
位置ドーピングによって達成できる。ＭＯＳゲートと同
様に、エミッタ３２は、エミッタを他の導電層（図示せ
ず）から分離する上のせ誘電層３４を有している。上の
せ誘電層３４は、ＭＯＳゲート２２および上のせ誘電層
２３に関して先に述べたように、エミッタ３２と同時に
形成されると便利である。エミッタ３２を形成するため
に導電層をパターン化する際に、導電層がポリシリコン
である場合には、下のシリコン基板が実質的にエッチン
グされるのを回避するのに注意を要する。一般にポリシ
リコン・エッチングはシリコンに対する選択性が低い
が、ポリシリコンの被着厚みおよびポリシリコンのエッ
チング速度を厳重に管理すれば、基板が実質的にエッチ
ングされるのを回避できる。所望であれば、エミッタ３
２とゲート２２は、抵抗を低くするために、上のせ超硬
金属層( overlying refractory metal layer) またはシ
リコン層を有することができる。
【００１５】エミッタ３２の形成後、側壁スペーサ３６
が、図５に示すようにエミッタの端に沿って形成され
る。側壁スペーサ３６は、当業者に既知の方法によって
形成される。側壁スペーサ３６が形成され次第、ＭＯＳ
トランジスタのソース領域３８およびバイポーラ・トラ
ンジスタの外因性ベース領域３９が半導体基板の能動デ
バイス領域１９の中に形成される。ソース領域３８およ
び外因性ベース領域３９は、ＰＭＯＳバイポーラ・トラ
ンジスタおよびＮＰＮバイポーラ・トランジスタを形成
する際、Ｐ形不純物によって重くドーピングされる。ド
ーピングは、エミッタ３２の有害なドーピングを防ぐの
に十分低いエネルギーまたは適用量で、たとえばほう素
を注入することによって、マスキング段階なしに行うこ
とができる。ほう素の適切な注入は１５ＫｅＶのエネル
ギーで３×１０15／ｃｍ2 である。側壁スペーサ３６に
沿って、ソース領域および外因性ベース領域が形成され
るのは重要でないが、スペーサの存在は自己整合された
外因性ベース領域を提供する。ソース領域３８はまた、
側壁スペーサ２９の存在によっても自己整合される。図
５に示すのと同様の構造が完了した後、デバイスの上に
は各種の絶縁層および導電層（図示せず）が被着されパ
ターン化されてデバイスの製造が完了する。たとえば、
ソース領域３８の接点，外因性ベース領域３９およびコ
レクタ領域３０は、１つまたは複数の絶縁層に沿って形
成される。絶縁層アニールなどの比較的高温の操作の間
に、エミッタ３２内の不純物が能動ベース領域２７の一
部に拡散して図５に示すようにエミッタ拡散領域４０を
形成する。エミッタ拡散領域の形成によって、バイポー
ラ・トランジスタとＭＯＳトランジスタの製造は実質的
に完了する。バイポーラ・トランジスタにはコレクタ領
域３０，能動ベース領域２７，外因性ベース領域３９お
よびエミッタ３２が含まれる。ＭＯＳトランジスタに
は、ゲート２２，領域２５，３８によって形成されるソ
ース領域ならびに領域２７によって形成されるドレイン
領域が含まれ、チャネル領域は領域２５と２７の間に位
置するウエル１６の一部から成り立っている。図５のＭ
ＯＳトランジスタおよびバイポーラ・トランジスタを示
す回路図を図６に示し、トランジスタの各素子に対応す
る番号が付けられている。図６では、“Ｇ”はトランジ
スタのゲートを表し、“Ｓ”はソース、“Ｃ”はコレク
タなどを表す。図６を見れば明かなように、本発明の実
施例は、ベース領域３９と合併されるドレイン領域２７
を組み込んでおり、コレクタ領域３０と共用されるバル
ク領域１６を利用している。
が、図５に示すようにエミッタの端に沿って形成され
る。側壁スペーサ３６は、当業者に既知の方法によって
形成される。側壁スペーサ３６が形成され次第、ＭＯＳ
トランジスタのソース領域３８およびバイポーラ・トラ
ンジスタの外因性ベース領域３９が半導体基板の能動デ
バイス領域１９の中に形成される。ソース領域３８およ
び外因性ベース領域３９は、ＰＭＯＳバイポーラ・トラ
ンジスタおよびＮＰＮバイポーラ・トランジスタを形成
する際、Ｐ形不純物によって重くドーピングされる。ド
ーピングは、エミッタ３２の有害なドーピングを防ぐの
に十分低いエネルギーまたは適用量で、たとえばほう素
を注入することによって、マスキング段階なしに行うこ
とができる。ほう素の適切な注入は１５ＫｅＶのエネル
ギーで３×１０15／ｃｍ2 である。側壁スペーサ３６に
沿って、ソース領域および外因性ベース領域が形成され
るのは重要でないが、スペーサの存在は自己整合された
外因性ベース領域を提供する。ソース領域３８はまた、
側壁スペーサ２９の存在によっても自己整合される。図
５に示すのと同様の構造が完了した後、デバイスの上に
は各種の絶縁層および導電層（図示せず）が被着されパ
ターン化されてデバイスの製造が完了する。たとえば、
ソース領域３８の接点，外因性ベース領域３９およびコ
レクタ領域３０は、１つまたは複数の絶縁層に沿って形
成される。絶縁層アニールなどの比較的高温の操作の間
に、エミッタ３２内の不純物が能動ベース領域２７の一
部に拡散して図５に示すようにエミッタ拡散領域４０を
形成する。エミッタ拡散領域の形成によって、バイポー
ラ・トランジスタとＭＯＳトランジスタの製造は実質的
に完了する。バイポーラ・トランジスタにはコレクタ領
域３０，能動ベース領域２７，外因性ベース領域３９お
よびエミッタ３２が含まれる。ＭＯＳトランジスタに
は、ゲート２２，領域２５，３８によって形成されるソ
ース領域ならびに領域２７によって形成されるドレイン
領域が含まれ、チャネル領域は領域２５と２７の間に位
置するウエル１６の一部から成り立っている。図５のＭ
ＯＳトランジスタおよびバイポーラ・トランジスタを示
す回路図を図６に示し、トランジスタの各素子に対応す
る番号が付けられている。図６では、“Ｇ”はトランジ
スタのゲートを表し、“Ｓ”はソース、“Ｃ”はコレク
タなどを表す。図６を見れば明かなように、本発明の実
施例は、ベース領域３９と合併されるドレイン領域２７
を組み込んでおり、コレクタ領域３０と共用されるバル
ク領域１６を利用している。
【００１６】図７は本発明の別の実施例を示したもの
で、ここでは、自己整合の接点がデバイス内に形成され
るのと同じように、２つの導電部材間にエミッタが形成
されている。図に示している半導体デバイス１０’の一
部では、前の実施例と同じ素子が多い。この２つの実施
例の同種の素子にはそれぞれ同じ番号が付けられてい
る。前の実施例から変更されている素子には’記号が付
けられている。半導体デバイス１０’において、エミッ
タ３２’は能動ベース領域２７の上に形成されており、
一部はＭＯＳゲート２２の上にかかっている。さらに、
エミッタの一部は導電部材２２’の上にもかかってお
り、これはゲート２２が形成されるのと同時に形成され
る。導電部材２２’は図７に示すように、バイポーラ・
トランジスタまたはＭＯＳトランジスタでは必ずしも能
動素子として機能しないが、図示していないデバイス１
０’の一部にとっては必須のものであるかもしれない。
たとえば、導電部材２２’はデバイス１０’の別の部分
ではＭＯＳトランジスタ・ゲートとして使用できる。ゲ
ート２２および導電部材２２’など２つの隣接する導電
部材を有することは、半導体デバイスでは普通である。
本発明は、２つの導電部材の間にバイポーラ・エミッタ
を形成することによって、エミッタ３２’が自己整合構
造となるような構造を生かしている。
で、ここでは、自己整合の接点がデバイス内に形成され
るのと同じように、２つの導電部材間にエミッタが形成
されている。図に示している半導体デバイス１０’の一
部では、前の実施例と同じ素子が多い。この２つの実施
例の同種の素子にはそれぞれ同じ番号が付けられてい
る。前の実施例から変更されている素子には’記号が付
けられている。半導体デバイス１０’において、エミッ
タ３２’は能動ベース領域２７の上に形成されており、
一部はＭＯＳゲート２２の上にかかっている。さらに、
エミッタの一部は導電部材２２’の上にもかかってお
り、これはゲート２２が形成されるのと同時に形成され
る。導電部材２２’は図７に示すように、バイポーラ・
トランジスタまたはＭＯＳトランジスタでは必ずしも能
動素子として機能しないが、図示していないデバイス１
０’の一部にとっては必須のものであるかもしれない。
たとえば、導電部材２２’はデバイス１０’の別の部分
ではＭＯＳトランジスタ・ゲートとして使用できる。ゲ
ート２２および導電部材２２’など２つの隣接する導電
部材を有することは、半導体デバイスでは普通である。
本発明は、２つの導電部材の間にバイポーラ・エミッタ
を形成することによって、エミッタ３２’が自己整合構
造となるような構造を生かしている。
【００１７】前の実施例と同様、図７のデバイスは、デ
バイス１０’が大幅に小型化している点で、既存のＢｉ
ＭＯＳデバイスおよびＢｉＣＭＯＳデバイスに比べ利点
が大きい。エミッタ３２’は側壁スペーサ２９の１つお
よび上のせ誘電層２３によってＭＯＳゲート２２から分
離されているのに対して、既存の構造は、蝕刻法の最小
の解像度をベースにＭＯＳトランジスタから分離してい
るバイポーラ・トランジスタを有している。半導体デバ
イス１０’のもう一つの利点は、エミッタ３２’を形成
する際に、基板１７に対して選択的にエミッタ材をエッ
チングする必要がないことである。エミッタを形成する
際、エミッタ材は上のせ誘電層２３，２３’に対して選
択的にエッチングされ、この方法は一般に、たとえば、
単結晶シリコンに対して選択的にポリシリコンをエッチ
ングするよりもはるかに容易である。さらにもう１つの
利点は、エミッタのサイズが、エミッタ３２’の整合に
よってではなく導電部材２２と２２’の間の蝕刻法によ
る空間によってのみ決まることである。
バイス１０’が大幅に小型化している点で、既存のＢｉ
ＭＯＳデバイスおよびＢｉＣＭＯＳデバイスに比べ利点
が大きい。エミッタ３２’は側壁スペーサ２９の１つお
よび上のせ誘電層２３によってＭＯＳゲート２２から分
離されているのに対して、既存の構造は、蝕刻法の最小
の解像度をベースにＭＯＳトランジスタから分離してい
るバイポーラ・トランジスタを有している。半導体デバ
イス１０’のもう一つの利点は、エミッタ３２’を形成
する際に、基板１７に対して選択的にエミッタ材をエッ
チングする必要がないことである。エミッタを形成する
際、エミッタ材は上のせ誘電層２３，２３’に対して選
択的にエッチングされ、この方法は一般に、たとえば、
単結晶シリコンに対して選択的にポリシリコンをエッチ
ングするよりもはるかに容易である。さらにもう１つの
利点は、エミッタのサイズが、エミッタ３２’の整合に
よってではなく導電部材２２と２２’の間の蝕刻法によ
る空間によってのみ決まることである。
【００１８】図７の半導体デバイス１０’と、図５の半
導体デバイス１０との違いは、半導体デバイス１０’に
は確定された外因性ベース領域がないことである。一定
のデバイス用途では、外因性ベース領域を必ずしも含む
必要はない。しかしながら、外因性ベース領域が所望さ
れる場合には、能動ベース領域２７’を、たとえば図７
の垂直方向に拡張できる。ついで、外因性ベースは、能
動ベース領域に使用されるのと同じ導電率を有するドー
ピング物の種類を用いて、拡張能動ベース領域の一部を
重くドーピングすることによって形成できる。所望な
ら、ＭＯＳトランジスタの重くドーピングされたドレイ
ン領域も同じように形成できる。同様に、図５に示すデ
バイスの領域２７への直接接点、すなわち直接ドレイン
接点も同様の方法で形成できる。
導体デバイス１０との違いは、半導体デバイス１０’に
は確定された外因性ベース領域がないことである。一定
のデバイス用途では、外因性ベース領域を必ずしも含む
必要はない。しかしながら、外因性ベース領域が所望さ
れる場合には、能動ベース領域２７’を、たとえば図７
の垂直方向に拡張できる。ついで、外因性ベースは、能
動ベース領域に使用されるのと同じ導電率を有するドー
ピング物の種類を用いて、拡張能動ベース領域の一部を
重くドーピングすることによって形成できる。所望な
ら、ＭＯＳトランジスタの重くドーピングされたドレイ
ン領域も同じように形成できる。同様に、図５に示すデ
バイスの領域２７への直接接点、すなわち直接ドレイン
接点も同様の方法で形成できる。
【００１９】上述の説明およびここに含まれる図は本発
明に関する多くの利点を明かにするものである。特に、
本発明が極めてコンパクトなＢｉＭＯＳまたはＢｉＣＭ
ＯＳ半導体デバイスを提供することが示されている。バ
イポーラ・トランジスタのエミッタは、ＭＯＳゲートに
ごく近接して形成でき、この２つはスペーサによって実
質的に分離されている。デバイスのサイズは、バイポー
ラ・トランジスタとＭＯＳトランジスタとの間で素子を
共有することによってさらに小さくなる。本発明では、
バイポーラ・コレクタがＭＯＳバルク領域と共有されて
おり、またバイポーラ能動ベースはＭＯＳ ＬＤＤ領域
と共有されている。デバイスのサイズが小型化した結
果、寄生性（parasitics）が低くなり、その一方でデバ
イスの速度が高まる。この２つはともにＢｉＭＯＳまた
はＢｉＣＭＯＳデバイスにとって望ましい属性である。
もう１つの利点は、本発明に従って形成されたデバイス
は完全に自己整合されることである。より具体的には、
本発明のデバイスのバイポーラ・トランジスタおよびＭ
ＯＳトランジスタは互いに自己整合しあっている。自己
整合されるデバイスは、デバイス・サイズの改善および
蝕刻法での厳格な整合許容度が緩和されることを含め、
いくつかの長所を有している。自己整合トランジスタと
併合トランジスタの構成要素を組み合わせた結果、ベー
ス抵抗が減少し、ベース／コレクタ静電容量が減少し、
これによって信号速度が増加してデバイス全体の性能が
高まるような半導体デバイスが得られる。また別の長所
は、本発明が、ドーピング物の種類を変えるだけで、Ｂ
ｉＭＯＳ，ＢｉＣＭＯＳまたはＣ−ＢｉＣＭＯＳデバイ
スのいずれかで、簡単に実現できることである。
明に関する多くの利点を明かにするものである。特に、
本発明が極めてコンパクトなＢｉＭＯＳまたはＢｉＣＭ
ＯＳ半導体デバイスを提供することが示されている。バ
イポーラ・トランジスタのエミッタは、ＭＯＳゲートに
ごく近接して形成でき、この２つはスペーサによって実
質的に分離されている。デバイスのサイズは、バイポー
ラ・トランジスタとＭＯＳトランジスタとの間で素子を
共有することによってさらに小さくなる。本発明では、
バイポーラ・コレクタがＭＯＳバルク領域と共有されて
おり、またバイポーラ能動ベースはＭＯＳ ＬＤＤ領域
と共有されている。デバイスのサイズが小型化した結
果、寄生性（parasitics）が低くなり、その一方でデバ
イスの速度が高まる。この２つはともにＢｉＭＯＳまた
はＢｉＣＭＯＳデバイスにとって望ましい属性である。
もう１つの利点は、本発明に従って形成されたデバイス
は完全に自己整合されることである。より具体的には、
本発明のデバイスのバイポーラ・トランジスタおよびＭ
ＯＳトランジスタは互いに自己整合しあっている。自己
整合されるデバイスは、デバイス・サイズの改善および
蝕刻法での厳格な整合許容度が緩和されることを含め、
いくつかの長所を有している。自己整合トランジスタと
併合トランジスタの構成要素を組み合わせた結果、ベー
ス抵抗が減少し、ベース／コレクタ静電容量が減少し、
これによって信号速度が増加してデバイス全体の性能が
高まるような半導体デバイスが得られる。また別の長所
は、本発明が、ドーピング物の種類を変えるだけで、Ｂ
ｉＭＯＳ，ＢｉＣＭＯＳまたはＣ−ＢｉＣＭＯＳデバイ
スのいずれかで、簡単に実現できることである。
【００２０】このため、本発明に従って、バイポーラ・
ＭＯＳ併合トランジスタを有する半導体デバイスが提供
されること、また上述のニーズおよび長所を完全に満た
すように前記デバイスを製造する方法が提供されること
は明かである。本発明は特定の実施例を引用して説明、
図解されているが、本発明をこれら図示した実施例に限
定することを意図するものではない。当業者は、本発明
の主旨から外れることなく、変形および変更が可能であ
ることを認めるだろう。たとえば、本発明は図示したＰ
ＭＯＳおよびＮＰＮトランジスタに限定されないばかり
でなく、ＮＭＯＳ，ＰＮＰおよび相補型トランジスタに
も使用できる。また、本発明は図を引用して記載した特
定の導電材もしくは絶縁材、または特定の被着，エッチ
ング，ドーピングまたは蝕刻法に限定されない。たとえ
ば、ＭＯＳゲートおよびバイポーラ・エミッタを形成す
るのにポリシリコンのみを用いるのではなく、これら２
つの素子は、ケイ化物，ポリシリコンとケイ化物の組み
合わせ，超硬金属または超硬金属とポリシリコンの組み
合わせによって形成してもよい。別の例では、具体的に
取り上げた以外のドーピング濃度およびエネルギー準位
でも、本発明の実施上適切な場合がある。そのため、本
発明は前述の特許請求の範囲内に入るすべての変形およ
び変更を包含することを意図している。
ＭＯＳ併合トランジスタを有する半導体デバイスが提供
されること、また上述のニーズおよび長所を完全に満た
すように前記デバイスを製造する方法が提供されること
は明かである。本発明は特定の実施例を引用して説明、
図解されているが、本発明をこれら図示した実施例に限
定することを意図するものではない。当業者は、本発明
の主旨から外れることなく、変形および変更が可能であ
ることを認めるだろう。たとえば、本発明は図示したＰ
ＭＯＳおよびＮＰＮトランジスタに限定されないばかり
でなく、ＮＭＯＳ，ＰＮＰおよび相補型トランジスタに
も使用できる。また、本発明は図を引用して記載した特
定の導電材もしくは絶縁材、または特定の被着，エッチ
ング，ドーピングまたは蝕刻法に限定されない。たとえ
ば、ＭＯＳゲートおよびバイポーラ・エミッタを形成す
るのにポリシリコンのみを用いるのではなく、これら２
つの素子は、ケイ化物，ポリシリコンとケイ化物の組み
合わせ，超硬金属または超硬金属とポリシリコンの組み
合わせによって形成してもよい。別の例では、具体的に
取り上げた以外のドーピング濃度およびエネルギー準位
でも、本発明の実施上適切な場合がある。そのため、本
発明は前述の特許請求の範囲内に入るすべての変形およ
び変更を包含することを意図している。
【図１ないし図５】本発明に基づく、バイポーラ／ＭＯ
Ｓ合併トランジスタを形成する方法を示している、半導
体デバイスの一部の断面図である。
Ｓ合併トランジスタを形成する方法を示している、半導
体デバイスの一部の断面図である。
【図６】図５に示すバイポーラ・トランジスタおよびＭ
ＯＳトランジスタの回路図である。
ＯＳトランジスタの回路図である。
【図７】本発明の別の実施例を示している、半導体デバ
イスの一部の断面図である。
イスの一部の断面図である。
１０，１０’ 半導体デバイス １２ シリコン基板 １４ Ｎ＋埋め込み層 １６ Ｎ−ウエル １７ 半導体基板 １８ 電解酸化膜領域 １９ 能動デバイス領域 ２０ 深いコレクタ ２１ 誘電ゲート ２２，２２’ ＭＯＳゲート ２３，２３’ 上のせ誘電層 ２５ ソース領域 ２７，２７’ 能動ベース領域 ２９，２９’ 側壁スペーサ ３０ コレクタ領域 ３２，３２’ エミッタ領域 ３４ 上のせ誘電層 ３６ 側壁スペーサ ３８ ソース領域 ３９ 外因性ベース領域 ４０ エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・ケー・ベーカー アメリカ合衆国テキサス州オースチン、ベ イレイ・レーン3903エー
Claims (3)
- 【請求項１】 バイポーラ・ＭＯＳ併合トランジスタを
有する半導体デバイス（１０）であって、前記半導体デ
バイスは：バイポーラ・トランジスタのコレクタとし
て、またＭＯＳトランジスタのバルク領域として機能す
る、第１導電率を有する半導体基板（１７）；前記半導
体基板上にあり、誘電ゲート（２１）によって前記基板
から分離されるＭＯＳゲート（２２）であって、前記Ｍ
ＯＳゲートは上のせ誘電層（２３）および前記ＭＯＳゲ
ートの第１端に隣接して形成される第１側壁スペーサ
（２９）を有する前記ＭＯＳゲート（２２）；前記バイ
ポーラ・トランジスタの能動ベース領域（２７）であっ
て、前記能動ベース領域は第２導電率を有し、前記半導
体基板の中に形成され、前記ＭＯＳゲートの第１端に自
己整合されており、また前記能動ベース領域は前記ＭＯ
Ｓトランジスタのドレイン領域としても機能する前記能
動ベース領域（２７）；前記バイポーラ・トランジスタ
の第１エミッタ領域（４０）であって、前記第１エミッ
タ領域は第１導電率を有し、前記能動ベース領域の中に
形成される前記エミッタ領域（４０）；第１導電率を有
し、第１エミッタ領域上および一部がＭＯＳゲート上に
かかるように形成される、前記バイポーラ・トランジス
タの第２エミッタ領域（３２）であって、前記第２エミ
ッタ領域は前記第１側壁スペーサおよび前記上のせ誘電
層によって前記ＭＯＳゲートから分離される第２エミッ
タ領域（３２）；および第２導電率を有し、第１端の反
対側にあるＭＯＳゲートの第２端に隣接して半導体基板
内に形成される前記ＭＯＳトランジスタのソース領域
（２５），（３８）；によって構成されることを特徴と
する半導体デバイス１０。 - 【請求項２】 バイポーラ・ＭＯＳ併合トランジスタを
有する半導体デバイス（１０’）であって、前記半導体
デバイスは：バイポーラ・トランジスタのコレクタとし
て、またＭＯＳトランジスタのバルク領域として機能す
る、第１導電率を有する半導体基板（１７）；間隔をあ
けて分離され、前記半導体基板上に形成される第１，第
２の導電部材（２２），（２２’）であって、各導電部
材は上のせ誘電層（２３），（２３’）を有し、前記第
１導電部材はＭＯＳゲートとして機能する第１，第２の
導電部材（２２），（２２’）；前記バイポーラ・トラ
ンジスタの能動ベース領域（２７’）であって、前記能
動ベース領域は第２導電率を有し、前記半導体基板内で
２つの前記導電部材の間の空間の中に形成されており、
また前記能動ベース領域は前記ＭＯＳトランジスタのド
レイン領域として機能する前記能動ベース領域（２
７’）；前記バイポーラ・トランジスタの第１エミッタ
領域（４０）であって、前記第１エミッタ領域は第１導
電率を有し、前記能動ベース領域内に形成されている前
記第１エミッタ領域（４０）；前記バイポーラ・トラン
ジスタの第２エミッタ領域（３２’）であって、前記第
２エミッタ領域は第１導電率を有し、前記第１エミッタ
領域の上に形成され、前記２つの導電部材の間の空間を
実質的に埋めており、一部が両方の導電部材の上にかか
っており、また前記第２エミッタ領域は、前記第１，第
２の導電部材の２つの向かいあったそれぞれの第１端の
上に形成された側壁スペーサ（２９），（２９’）およ
び上のせ誘電層によって、第１，第２の導電部材から分
離されている第２エミッタ領域（３２’）；および前記
半導体基板内で、前記ＭＯＳゲートの第２端に隣接して
形成される前記ＭＯＳトランジスタのソース領域（２
５），（３８）；によって構成されることを特徴とする
半導体デバイス（１０’）。 - 【請求項３】 バイポーラ・ＭＯＳ併合トランジスタを
有する半導体デバイス（１０）を製造する方法であっ
て、前記製造方法は：バイポーラ・トランジスタのコレ
クタとして、またＭＯＳトランジスタのバルク領域とし
て機能する、第１導電率を有する半導体基板（１７）を
提供する段階；前記半導体基板上にあり、誘電ゲート
（２１）によって前記基板から分離される前記ＭＯＳト
ランジスタのゲート（２２）を形成する段階であって、
前記ゲートが上のせ誘電層（２３）を有することを特徴
とする前記形成段階；前記半導体基板内に、前記バイポ
ーラ・トランジスタの能動ベース領域（２７を形成する
段階であって、前記能動ベース領域は第２導電率を有
し、前記ＭＯＳトランジスタの第１端に自己整合され、
また前記能動ベース領域は前記ＭＯＳトランジスタのド
レイン領域としても機能することを特徴とする前記の形
成段階；前記ＭＯＳゲートの第１端，第２端にそれぞれ
隣接して第１，第２側壁スペーサ（２９）を形成する段
階；導電材（３２），（３２’）を被着し、パターン化
して、前記能動ベース領域の上および一部がＭＯＳゲー
トにかかる形で前記バイポーラ・トランジスタの第１エ
ミッタ領域を形成する段階であって、前記第１エミッタ
領域は第１導電率を有し、第１側壁スペーサおよび上の
せ誘電層によって前記ＭＯＳゲートから分離されること
を特徴とする前記形成段階；前記能動ベース領域内で、
第１エミッタ領域の下に、前記バイポーラ・トランジス
タの第２エミッタ領域（４０）を形成する段階であっ
て、前記第２エミッタ領域は第１導電率を有することを
特徴とする前記形成段階；および前記半導体基板内で、
前記ＭＯＳゲートの第２端に隣接して、前記ＭＯＳトラ
ンジスタのソース領域（２５），（３８）を形成する段
階であって、前記ソース領域は第２導電率を有すること
を特徴とする前記形成段階；によって構成されることを
特徴とする半導体デバイス（１０）の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/724,285 US5101257A (en) | 1991-07-01 | 1991-07-01 | Semiconductor device having merged bipolar and MOS transistors and process for making the same |
| US724285 | 1996-09-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190780A true JPH05190780A (ja) | 1993-07-30 |
Family
ID=24909807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195873A Pending JPH05190780A (ja) | 1991-07-01 | 1992-07-01 | バイポーラｍｏｓ併合トランジスタを有する半導体デバイスとその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5101257A (ja) |
| EP (1) | EP0521702B1 (ja) |
| JP (1) | JPH05190780A (ja) |
| KR (1) | KR100227710B1 (ja) |
| DE (1) | DE69221966T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100200397B1 (ko) * | 1990-07-23 | 1999-06-15 | 야스카와 히데아키 | 반도체장치 및 그 제조방법 |
| US5387811A (en) * | 1991-01-25 | 1995-02-07 | Nec Corporation | Composite semiconductor device with a particular bipolar structure |
| US5629547A (en) * | 1991-04-23 | 1997-05-13 | Intel Corporation | BICMOS process for counter doped collector |
| GB2255226B (en) * | 1991-04-23 | 1995-03-01 | Intel Corp | Bicmos process for counter doped collector |
| US5416031A (en) * | 1992-09-30 | 1995-05-16 | Sony Corporation | Method of producing Bi-CMOS transistors |
| KR960012252B1 (ko) * | 1993-03-05 | 1996-09-18 | 삼성전자 주식회사 | 반도체 메모리장치 |
| US5438009A (en) * | 1993-04-02 | 1995-08-01 | United Microelectronics Corporation | Method of fabrication of MOSFET device with buried bit line |
| GB9321819D0 (en) * | 1993-10-22 | 1993-12-15 | Zetex Plc | Mos/bipolar device |
| DE69434183D1 (de) * | 1993-10-22 | 2005-01-20 | Zetex Plc | MOS/bipolar Anordnung |
| US5441903A (en) * | 1993-12-03 | 1995-08-15 | Texas Instruments Incorporated | BiCMOS process for supporting merged devices |
| US5538908A (en) * | 1995-04-27 | 1996-07-23 | Lg Semicon Co., Ltd. | Method for manufacturing a BiCMOS semiconductor device |
| US5684313A (en) * | 1996-02-20 | 1997-11-04 | Kenney; Donald M. | Vertical precharge structure for DRAM |
| US5741737A (en) | 1996-06-27 | 1998-04-21 | Cypress Semiconductor Corporation | MOS transistor with ramped gate oxide thickness and method for making same |
| JP3244065B2 (ja) * | 1998-10-23 | 2002-01-07 | 日本電気株式会社 | 半導体静電保護素子及びその製造方法 |
| DE19856128A1 (de) | 1998-12-04 | 2000-06-15 | Volkswagen Ag | Verfahren und Einrichtung zum Lesen von Navigationsdaten |
| US6051456A (en) * | 1998-12-21 | 2000-04-18 | Motorola, Inc. | Semiconductor component and method of manufacture |
| DE602005019244D1 (de) * | 2005-11-25 | 2010-03-25 | St Microelectronics Srl | Transistorstruktur mit hoher Eingangsimpedanz und hohem Stromvermögen und zugehöriges Herstellungsverfahren |
| US9601607B2 (en) | 2013-11-27 | 2017-03-21 | Qualcomm Incorporated | Dual mode transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3650186T2 (de) * | 1985-01-30 | 1995-05-24 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu deren Herstellung. |
| US4786961A (en) * | 1986-02-28 | 1988-11-22 | General Electric Company | Bipolar transistor with transient suppressor |
| US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
-
1991
- 1991-07-01 US US07/724,285 patent/US5101257A/en not_active Expired - Fee Related
-
1992
- 1992-06-30 DE DE69221966T patent/DE69221966T2/de not_active Expired - Fee Related
- 1992-06-30 EP EP92306046A patent/EP0521702B1/en not_active Expired - Lifetime
- 1992-06-30 KR KR1019920011504A patent/KR100227710B1/ko not_active IP Right Cessation
- 1992-07-01 JP JP4195873A patent/JPH05190780A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0521702A1 (en) | 1993-01-07 |
| EP0521702B1 (en) | 1997-09-03 |
| DE69221966D1 (de) | 1997-10-09 |
| DE69221966T2 (de) | 1998-03-12 |
| KR100227710B1 (ko) | 1999-11-01 |
| US5101257A (en) | 1992-03-31 |
| KR930003371A (ko) | 1993-02-24 |
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