KR930003371A - 바이폴러 및 mos 트랜지스터가 통합된 반도체 디바이스와 그 제조방법 - Google Patents

바이폴러 및 mos 트랜지스터가 통합된 반도체 디바이스와 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

바이폴러 및 MOS트랜지스터가 통합된 반도체 디바이스와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제5도는 본 발명에 따른 통합된 바이폴러 및 MOS 트랜지스터를 형성하기 위한 공정을 설명하는 반도체 디바이스의 부분 단면도.

Claims (3)

  1. 바이폴러 및 MOS 트랜지스터가 통합된 반도체 디바이스(10)에 있어서, MOS 트랜지스터의 벌크 영역 및 바이폴러 트랜지스터의 콜렉터로 작용하는 제1전도성의 반도체 기판(17)과, MOS게이트의 제1엣지에 인접하여 형성되는 제1측벽스페이서(29)및 오버라이닝 절연층(23)을 가지며, 반도체 기판상에 놓여 게이트 절연체(21)에 의해 상기 기판으로 부터 분리되는 MOS 게이트(22)와, 활성 베이스 영역은 제2전도성이며 반도체 기판에서 형성되고 MOS페이트의 제1엣지에 자기 정돈되며, 또한 MOS트랜지스터에 대해 드레인 영역으로 작용하는 바이폴러 트랜지스터의 활성 베이스 영역(27)과, 제1전도성이며 활성 베이스 영역에 형성되는 바이폴러 트랜지스터 제1에미터 영역(40)과, 제1전도성이며 상기 제1에미터 영역상에 형성되며 MOS게이트를 부분적으로 걸치며 제1측벽 스페이서 및 오버라이닝 절연층에 의해 MOS게이트로 분리되는 바이폴러 트랜지스터의 제2에미터 영역(32)과, 제2전도성이며, 제1엣지 반대편에 위치한 MOS 게이트의 제2엣지에 인접한 반도체 기판에 형성되는 MOS 트랜지스터의 소스 영역(25, 38)을 구비하는 것을 특징으로 하는 반도체 디바이스.
  2. 바이폴러 및 MOS트랜지스터가 통합된 반도체 디바이스(10′)에 있어서, MOS트랜지스터의 벌크 영역 및 바이폴러 트랜지스터의 콜렉터로 작용하는 제1전도성의 반도체 기판(17)과, 스페이스에 의해 분리되며, 반도체 기판상에 놓이며 각 전도 부재는 오버라이닝 절연층(23, 22′)을 가지며, 제1전도 부재는 MOS 게이트로 작용하는 제1및 제2전도 부재 (22, 22′)와, 제2전도성이며, 두 전도 부재사이의 스페이스내 반도체 기판에서 형성되며, 또한 MOS 트랜지스터에 대해 드레인 영역으로 작용하는 활성 베이스 영역(27′)과, 제1전도성이며 활성 베이스 영역에서 형성되는 바이폴러 트랜지스터의 제1에미터 영역(40)과, 제1전도성이며 제1에미터 영역상에 형성되며 두 전도 부재 사이의 공간에 위치하여 양 전도 부재위에 부분적으로 놓이며, 또한 제1및 제2전도 부재의 제1엣지 반대편에 위치한 둘중 하나상에 형 성된 측벽 스페이셔(29, 29′)및 오버라이닝 절연층에 의해 제 1및 제2전도 부재로 부터 분리되는 바이폴러 트랜지스터의 제2에미터영역(32′)과, 반도체 기판상에 형성되며 MOS 게이트의 제2엣지에 인접한 MOS 트랜지스터의 소스 영역(25, 38)을 구비하는 것을 특징으로 하는 반도체 디바이스.
  3. 바이폴러 및 MOS트랜지스터가 통합된 반도체 디바이스(10) 제조방법에 있어서, MOS트랜지스터의 벌크 영역 및 바이폴러 트랜지스터의 콜렉터로써 작용하는 제1전도성의 반도체 기판(17)을 제공하는 단계와, 반도체 기판위에 놓이며 게이트 절연체(21)에 의해 기판으로 부터 분리되며, 게이트가 오버라이닝 절연층(23)을 갖은 MOS트랜지스터의 게이트(22)를 형성하는 단계와, 제2전도성이며 MOS 트랜지스터의 제1엣지에 자기 정돈되고, 또한 MOS트랜지스터의 드레인 영역으로 작용하는 바이폴러 트랜지스터의 활성 베이스영역(27)을 반도체 기판에서 형성하는 단계와, MOS게이트의 제1엣지 및 제2엣지 인접하여 제1및 제2측벽 스페이서(29)를 형성하는 단계와, 제1에미터 영역은 제1전도성이며 제1측벽 스페이서 및 오버라이닝 절연층에 의해 MOS 게이트로부터 분리되며 활성 베이스 영역상에서 바이폴러 트랜지스터의 제1에미터 영역을 형성하기 위해 전도 물질(32, 32′)을 증착 및 패턴화 시키는 단계와, 활성 베이스 영역의 제1에미터 영역 아래에서 제1전도성인 바이폴러 트랜지스터의 제2에미터 영역(40)을 형성하는 단계와, 반도체 기판에서 MOS 게이트의 제2엣지에 인접하여 제2전도성인 MOS 트랜지스터의 소스 영역(25, 38)을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 디바이스 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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