KR920022548A - 박막 트랜지스터를 향상시키는 반도체 디바이스 - Google Patents

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Abstract

내용 없음.

Description

박막 트랜지스터를 향상시키는 반도체 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예을 도시하는 평면도.
제4A도 내지 4C도는 본 발명의 제1실시예를 도시하기 위한 제3도의 라인 A-A, B-B 및 C-C를 따라 각각 취해진 단면도.
제5A 및 5B도는 제1실시예의 제조과정으로부터 추출된 단계를 도시하는 평면도.
제6A 및 6B도는 제1실시예의 제조과정으로부터 추출된 단계를 도시하기 위한 제5A도의 라인 A-A 및 제5B도의 라인 B-B을 따라 취해진 단면도.
제7A 및 7B도는 제1실시예의 제조과정으로부터 추출된 단계를 도시하기 위한 제5A도의 라인 A-A 및 제5B도의 라인 B-B을 따라 취해진 단면도.
제8A내지 8C도는 제조과정의 관점에서 단계적으로 제2실시예를 도시하는 단면도.
제9도는 제조과정에 있어서, 제2실시예가 응요된 SRAM의 메모리 셀의 평면도.
제10도는 제2실시예가 응용된 SRAM의 메모리셀의 평면도.
제11도는 제3실시예를 도시하는 평면도.
제12A도 내지 12C도는 본 발명의 제3실시예를 도시하기 위한 제11도의 라인 A-A, B-B 및 C-C를 따라 각각 취해진 단면도.
제13A 및 13B도는 제3실시예의 제조과정으로부터 추출된 단계를 도시하기 위한 제11도의 라인 A-A를 따라 취해진 단면도.
제14도는 그것의 제조 과정에 있어서 제3실시예가 응용되는 SRAM의 메모리 셀의 평면도.
제15도는 제3실시예가 응용되는 SRAM의 메모리의 셀의 평면도.

Claims (7)

  1. 돌출부를 가진 반도체 기판위에 형성된 절연막과, 상기 절연막위에 형성되고 상기 돌출부의 세로부분을 가로질러 황장하는 제1영역, 상기 절연막위에 형성되며 상기 제1영역에서 떨어져 있는 상기 돌출부의 또다른 세로부분을 가로질러 확장하는 제2영역과, 상기 절연막위에 형성되며 상기 제1 및 제2영역사이에서 상호 접속하기 위하여 상기 돌출부의 최소 하나의 측면을 따라 확장하는 제3영역으로이루어진 반도체 박막과, 소스, 드레인 및 채널 영역으로서 상기 제1, 제2 및제3영역으로 이루어진 TFT를 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 반도체 기판은 실리콘 기판이며, 상기 돌출부는 상기 실리콘 기판표면에 형성된 MOS 트랜지스트 게이트 전극인 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 TFT가 상기 반도체막 위에 형성된 게이트 절연막과, 상기 게이트 절연막위에 형성된 게이트 전극을 포함하는 반도체 디바이스.
  4. 제1항 또는 제2항에 있어서, 상기 MOS트랜지스터의 게이트 전극은 상기 TFT의 게이트 전극으로 사용된 공통 게이트 전극이며, 상기 반도체막의 상기 제3영역과 상기 MOS 트랜지스터의 게이트 전극 사이의 상기 절연막의 상기 TFT의 게이트 절연막으로 작용하는 반도체 디바이스.
  5. 제3항 또는 제4항에 있어서, 상기 반도체 디바이스는 SRAM이며, 상기 실리콘 기판은 p형 실리콘 기판이고, 상기 MOS 트랜시스터는 n채널 MOS 트랜지스터로 이루어진 드라이브 트랜지스터이며, 상기 반도체막은 폴리실리콘이며, 그리고 상기 TFT는 p채널 TFT로 이루어진 로드 성분인 반도체 디바이스.
  6. 기판, 상기 기판위에 형성된 제1절연층, 상기 제1절연층에 수직한 측벽을 가진 돌출부, 상기 돌출부의 상기 측벽위에 형성된 제2절연층, 상기 돌출부의 상기 측벽을 덮는 반도체층과 , 상기 반도체층에 형성된 소스 및 드레인 영역과, 상기 제1절연막의 주표면에 수직에 방향으로 상기 제2절연층의 폭과 동일한 폭을 가진 채널 영역을 가진 제1전계 효과 트랜지스터를 포함하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 기판은 상기 돌출부에 형성된 게이트 전극과 상기 반도체 기판에 형성된 소스 및 드레인 영역을 가진 상기 제1절연측과 제2전계 효과 트랜지스터 아래에 형성된 반도체 기판인 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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