KR950021538A - 반도체 집적 회로 - Google Patents

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KR950021538A
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

디바이스의 소형화에 관련된 게이트 저항의 증가에 의해 초래되는 회로의 동작 속도의 열화를 방지하기 위한 반도체 집적 회로를 제공하기 위해서는 기본 셀(103)은 P채널 MOS 트랜지스터의 그룹(101) 및 N채널 MOS 트랜지스터의 게이트 폭은 7dm이하로 설정되고, 게이트 전극(108a, 108b, 109a, 109b)는 MOS트랜지스터의 소스 또는 드레인 확산 영역(106a, 106c, 107a, 107c)의 주위를 둘러싸도록 형성되어, 전기적으로 페루프를 형성한다.

Description

반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4A도는 본 발명의 제1 실시예에 따른 기본 셀 어레이의 레이아웃을 도시하는 평면도이고,
제4B도는 기본 셀의 P채널 MOS트랜지스터부의 내부 단면도이며,
제4C도는 기본 셀의 N채널 MOS트랜지스터의 내부 단면도,
제6A도는 본 발명의 제2실시예에 따른 기본 셀 어레이의 레이아웃을 도시하는 평면도이고,
제6B도는 기본 셀의 P 채널 MOS 트랜지스터부의 내부 단면도이며,
제6C도는 기본 셀의 N 채널 MOS 트랜지스터부의 내부 단면도.

Claims (5)

  1. 복수의 기본 셀 각각이 복수의 CMOS 트랜지스터를 포함하고. 상기 CMOS 트랜지스터 각각이 P 채널 MOS트랜지스터 및 N채널 MOS트랜지스터를 포함하도록 구성된 게이트 어레이 및 스탠다드 셀 방식의 반도제 집적 회로에 있어서, 상기 P 채널 MOS 트랜지스터는 전기적으로 페 루프를 형성하기 위해 소스 또는 드레인 확산 영역의 주위를 둘러싸도록 형성된 게이트 전극을 갖는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 P 채널 MOS 트랜지스터의 게이트 전극이 P형 폴리실리콘으로 형성되고, N 채널 MOS 트랜지스터의 게이트 전극이 N형 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항 있어서, 상기 기본 셀은 SOI 기판 상에 형성되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 P 채널 MOS 트랜지스터 및 상기 N 채널 MOS 트랜지스터의 게이트 폭이 7㎛ 이하인 것을 특징으로 하는 반도체 집적 회로,
  5. 제1항에 있어서, 상기 P채널 MOS트랜지스터 및 상기 N채널 MOS트랜지스터의 게이트 길이가 0.3㎛이하인 것을 특징으로 하는 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940037743A 1993-12-29 1994-12-28 반도체 집적 회로 KR0165989B1 (ko)

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