KR890013895A - 배선영역에 매입된 트랜지스터를 갖는 게이트 어레이 - Google Patents

배선영역에 매입된 트랜지스터를 갖는 게이트 어레이 Download PDF

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KR890013895A
KR890013895A KR1019880001182A KR880001182A KR890013895A KR 890013895 A KR890013895 A KR 890013895A KR 1019880001182 A KR1019880001182 A KR 1019880001182A KR 880001182 A KR880001182 A KR 880001182A KR 890013895 A KR890013895 A KR 890013895A
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Abstract

내용 없음.

Description

배선영역에 매입된 트랜지스터를 갖는 게이트 어레이
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따라 게이트 어레이의 제1 실시예를 일반적으로 도시한 평면도,
제7도는 제1 실시예의 특정셀 및 인접한 기본셀열의 부분확대평면도,
제8도는 게이트어레이의 제 1실시예에 형성된 트랜스밋션 게이트를 도시한 평면도.

Claims (13)

  1. 반도체 기판 ； 상기 반도체 기판상에 형성되며 각각 한쌍의 제1p채널 트랜지스터 및 제1n채널 트랜지스터로 구성된 복수의 기본셀로 각각 구성되는 복수의 상호 평행한 기본셀열 ； 각각 두 인접한 상기 기본셀열 사이에 형성되는 복수의 내부결선영역 ； 및 적어도 트랜스밋션 게이트를 구성하는 제2p채널 트랜지스터 및 제2n채널 트랜지스터로 구성되며 하나 혹은 복수의 소정의 상기 내부결선영역에 매입된 특정셀로 구성되는 것을 특징으로 하는 게이트 어레이.
  2. 제1항에 있어서, 상기 기본셀은 상기 기본셀열에 수직인 소정방향으로 통상 연장되는 연장형태를 가지며, 상기 특정셀은 상기 기본셀열에 평행인 방향으로 통상 연장된 연장형태를 갖는 것을 특징으로 하는 게이트 어레이.
  3. 제1항에 있어서, 상기 특정셀의 상기 제2p채널 트랜지스터 및 상기 제2n채널 트랜지스터는 상기 기본셀열에 평행하게 연장된 게이트를 가지며, 상기 게이트는 상기 기본셀의 상기 제1p채널 트랜지스터 및 상기 제1n채널 트랜지스터의 게이트의 채널폭 대 길이비의 2배 이상 혹은 2배인 채널폭 대 길이비를 갖는것을 특징으로 하는 게이트 어레이.
  4. 제1항에 있어서, 외부회로와 상기 반도체 기판에 형성되는 셀간에 인터페이스트를 형성하기 위하여 상기 반도체 기판의 주변부에 제공된 복수의 셀을 더 포함하는 것을 특징으로 하는 게이트 어레이.
  5. 제1항에 있어서, 상기 특정셀내에서 내부결선을 만들기 위한 내부결선 및 전원전압용 내부결선은 각각 상기 특정셀의 중앙부에 배열되며, 전원 전압답용 상기 내부결선을 상기 기본셀열에 평행한 것을 특징으로 하는 게이트 어레이.
  6. 제5항에 있어서, 상기 내부결선을 단일 레벨로 제공되는 것을 특징으로 하는 게이트 어레이.
  7. 제1항에 있어서, 상기 제2n채널 트랜지스터는 n형 소오스/드레인 영역 및 제1 게이트 전극으로 구성되며, 상기 제2p채널 트랜지스터는 p형 소오스/드레인 영역 및 제2 게이트전극으로 구성되며, 상기 p형 소오스/드레인 영역 및 상기 n형 소오스/드레인 영역은 일반적으로 상기 특정셀의 중앙부에서 서로 대치하므로 상기 p형 소오스/드레인 영역의 큰부분과 상기 n형 소오스/드레인 영역의 큰부분은 각각 상기 기본셀열에 평행한 상기 특정셀의 중앙선에 의해 나누어지는 것을 특징으로 하는 게이트 어레이.
  8. 제7항에 있어서,상기 n형 소오스/드레인영역은 상기 기본셀열에 평행하게 연장된 제1부 및 제1부의 양단으로부터 중앙선을 교차하는 방향으로 연장된 한쌍의 제2부로 구성되며, 상기 p형 소오스/드레인 영역은 상기 기본셀열에 평행하게 연장된 제3부 및 상기 n형 소오스/드레인 영역의 제2부 사이의 중앙선과 교차하기 위하여 일단으로부터 연장된 제4부로 구성되는 것을 특징을 하는 게이트 어레이.
  9. 제8항에 있어서, 상기 제1 게이트전원은 상기 n형 소오스/드레인영역에 제공되며 상기 제1부를 2부분으로 대략 나누기 위하여 상기 기본셀열에 평행하게 연장되며, 상기 제2 게이트 전극은 상기p형 소오스/드레인영역에 제공되며 상기 제3부를 2부분으로 대략 나누기 위하여 상기 기본셀열에 평행하게 연장되는 것을 특징으로 하는 게이트 어레이.
  10. 제8항에 있어서, 상기 n형 소오스/드레인영역의 상기 제2부와 상기 p형 소오스/드레인영역의 상기 제4부 사이에 제공된 접촉영역 및 상기 기본셀열에 평행한 전원전압을 제공하기 위한 내부결선을 더 포함하며, 상기 접촉영역은 상기 내부결선의 하나에 잡속되는 것을 특징으로 하는 게이트 어레이.
  11. 제8항에 있어서, 상기 n형 소오스/드레인영역의 상기 한쌍의 제2부의 하나와 상기 p형 소오스/드레인영역의 상기 4부를 접속하기 위한 내부결선 및 상기 n형 소오스/드레인영역의 상기 제2부의 다른 것과 상기 p형 소오스/드레인영역의 상기 제4부를 접속하기 위한 내부결선은 상기 기본셀열에 평행한 단일 라인에 놓여 있는것을 특징으로 하는 게이트.
  12. 제7항에 있어서, 상기 특정 셀 내에서 내부접속을 하기 위한 내부결선 및 전원전압용 내부결선은 각각 상기 특정셀의 중앙부에 배열되며, 상기 전원전압용 내부결선은 상기 기본셀열에 평행한 것을 특징으로 하는 게이트 어레이.
  13. 제12항에 있어서, 상기 내부결선을 단일레벨로 제공되는 것을 특징으로 하는 게이트 어레이.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8801182A 1987-02-09 1988-02-09 A gate array with transistor in wiring region KR900008025B1 (en)

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JP23302287A JPH0750775B2 (ja) 1987-09-17 1987-09-17 ゲートアレイ
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