JPH02177457A - 半導体装置 - Google Patents

半導体装置

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JPH02177457A
JPH02177457A JP63330817A JP33081788A JPH02177457A JP H02177457 A JPH02177457 A JP H02177457A JP 63330817 A JP63330817 A JP 63330817A JP 33081788 A JP33081788 A JP 33081788A JP H02177457 A JPH02177457 A JP H02177457A
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basic cells
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Yoshio Shintani
新谷　義夫
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレイ仕様のセル配置構造を有する半
導体装置の設計効率の向上に適用して有効な技術に関す
る。
〔従来の技術〕
この種の技術について記載されている例としては、株式
会社サイエンスフォーラム、昭和５８年１１月２８日発
行、「超ＬＳＩデバイスハンドブックＪＰ３７３〜Ｐ３
８３がある。
上記文献では、ＣＭＯ３およびＴＴＬのゲートアレイの
チップレイアウトについて詳細に説明されいる。
上記文献にも記載されているように、−船釣なゲートア
レイにおける半導体チップ上のセルのレイアウトは、外
部からのインターフェースとして機能する周辺回路に囲
まれた内部回路領域内に、基本セルあるいはベーシック
セルと呼ばれる単位セルをマトリクス状に配置し、これ
らを適宜組み合わせることによってＡＮＤ、ＯＲ等の論
理を実現している。このようなゲートアレイの素子上に
ふける論理設計に際しては、まず上記基本セルの幾つか
を用いて人力バッファを確保する必要があった。
ところで、半導体装置の高機能化および高集積化が促進
され、これにともなって基本セルのファンアウトが増大
すると、人力バッファにも大きなドライバビリティが要
求されるようになってきた。
このような状況に対して、上記従来技術にふいては、高
ドライバビリティを確保するために、基本セル中の任意
の位置において、複数個の基本セルを並列に接続するこ
とによってこれを大力バッファとして使用し、所定のバ
ッファ容量を確保していた。
〔発明が解決しようとする課題〕
ところが、上記ファンアウトの増大にともなって、入力
バッファとしても多数の基本セルが必要となり、論理設
計の対象となる基本セルがその分だけ減少し、設計の自
由度が著しく狭められてきていた。
また、内部回路中の任意の基本セルを用いて人力バッフ
ァを設定した場合、この人力バッファへの配線によって
、データ用配線の設計の自由度が低下していた。
さらに、人力バッファを内部回路の中央に配置した場合
、人力レベルの調整が困難となり、人力バッファとして
十分に機能し得ない場合のあることが本発明者によって
見い出された。
本発明は、上記課題に着目してなされたものであり、そ
の目的は、専用の入力バッファを固定的に配置すること
によって、基本セルによる論理設計を効率化できる技術
を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および６付図面から明らかになるであろう
。
〔課題を解決するための手段〕
本顆において開示される発明のうち代表的なものの概要
を簡単に説明すれば、概ね次のとおりである。
すなわち、内部回路領域を基本セル群からなるセル列と
配線チャネル領域とに区画した素子上で、セル列の外端
に配置したバッファセルをセル列中の他の基本セルより
も大形に形成するものである。
〔作用〕
上記した手段によれば、セル列の外端に基本セルよりも
大形のバッファセルを固定的に配置することによって、
基本セルを用いた配線の自由度が広がり、論理設計を効
率的に行うことが可能となる。
また、上記バッファセルにおいて、基本セルの幅先を越
える部分を通常は使用されていない配線チャネル領域の
下層に埋め込み形成することによって、配線チャネル領
域に影響を与えることなく大形のバッファセルを形成す
ることが可能となる。
〔実施例〕
第１図は本発明の一実施例である半導体チップ上のレイ
アウトを示した説明図、第２図は基本セルとバッファセ
ルとの配置状態を示した説明図、第３図はその説明のた
めの断面斜視図である。
本実施例の半導体チップｌは、第１図および第３図に示
すようにＣＭＯ３構造のゲートアレイであり、このよう
な半導体チップ１は、まず単結晶引き上げ法等により得
られたシリコン（Ｓｉ）からなるインゴットを幅方向に
スライスして得られたウェハに対して複数回の酸化・拡
散工程を通じて所定の特性領域を形成することによって
得られるものである。
上記半導体チップｌの平面的なレイアウトについて説明
すると、半導体チップｌの周縁に沿って外部端子として
のポンディングパッド２が形成されている。このポンデ
ィングパッド２はたとえばアルミニウム等の導電材料で
、−辺の長さが１００〜１２０μｍ程度の四角形状でか
つパッド間のピッチが１５０〜１８０μｍ程度で配置さ
れている。
上記半導体チップ１上において、ポンディングパッド２
列の内周には周辺回路領域３が形成されており、この周
辺回路領域３とポンディングパッド２とで外部回路領域
４が構成されている。この外部回路領域４中、上記周辺
回路領域３の内部には例えば図示しない出力バッファ、
プリバッファおよび人力バッファが設けられている。
なお、上記出力バッファ等は、上記で説明したポンディ
ングパッド２の容量に対応した充放電を行う必要がある
ため、駆動能力の大きなＭＯＳで構成されている。
上記周辺回路領域３のさらに内方には、内部回路領域５
が形成されている。
内部回路領域５の構成をさらに詳しく説明すると下記の
通りである。
内部回路領域５には、複数の基本セル列６で構成された
セル領域１３と配線チャネル領域１４とで構成されてお
り、このうち基本セル列６はＣＭＯＳ　（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ　Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｍ１ｃｏ
ｎｄｕｃｔｏｒ）からなる基本セルフがＸ方向に多数個
連設されることにより形成されている。
上記基本セルフを構成するＣＭＯ３の形成工程について
第３図を用いて簡単に説明すると、まず、比抵抗３〜６
０ｃｍ程度のＮ形シリコンウェハ基板１６上に、熱酸化
を通じて５０００オングストロ一ム程度の５ｉｎ２を成
長させ、さらにエツチング処理によって所定形状に加工
された酸化膜８を形成する。
次に、ＮＭＯ３側にＰウェル領域（Ｐ）を熱拡散によっ
て形成した後、このＰウェル領域内にｎ゛層を形成す乙
。一方、ＰＭＯ３側のＮウェル領域にポロン（Ｂ）等の
拡販処理によってＰ“層を形成した後、上記で形成され
た２９層上に、再度５ｉＯｚ　からなる酸化膜８を再成
長させる。最後にＣＶＤ法等によりポリシリコンのゲー
ト配線ｌＯを形成する。なふ、これらの上層には、さら
にＰＳＧ膜１１が形成されるが、第４図ではその一部が
省略されている。
このようにして形成された基本セルフの平面的な構成を
以下に説明する。
まず、各基本セルフのＸＹ寸法は、同一の規格で規定さ
れているが、第１図では、たとえば基本セル列６の最外
端に配置され、基本セルフと連続的に形成された２個の
セルのＹ方向の寸法は、他の基本セルフよりも大となる
よう、すなわち！で表された他の基本セルの幅線を越え
て形成されている。
このように大形に形成されたセルはクロックバッファセ
ル１２として機能し、該クロックバッファセル１２上に
延設されたゲート配線１０は平面方向に連続凹凸状に連
設されている。
このようなりロックバッファセル１２は、これ以外の部
分にも配置することが可能であるが、周辺回路領域３と
の接続の便宜等を考慮すると、基本セル列６の外端に配
置することが最も有効である。
上記クロックバッファセル１２のＹ方向の一端は、第３
図に示すように配線チャネル領域１４の下層にまで延設
されており、該延設された部分のクロックバッファセル
１２の上層にはＰＳＧ膜１１を経てアルミニウム（Ａ１
）の蒸着によって形成されたバス配線１５を有している
。
このように本実施例では、基本セルフよりも大形の専用
のクロックバッファセル１２を有したゲートアレイ構造
であるため、複数個の基本セルフをクロックバッファと
して転用する必要がなく、数少ないクロックバッファセ
ル１２で高ドライバビリティを得ることができる。この
ため、基本セルフをバッファセルとして費やすことを抑
制でき、基本セルフを効率的に使用して論理設計を行う
ことができる。
また、基本セル列６の外端にクロックバッファセル１２
を固定的に配置することによって、周辺回路領域３から
効率的にクロック配線（図示せず）を導くことが可能に
なるとともに、内部回路領域５にふいては、基本セルフ
間のバス配線１５の設計自由度が向上する。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を通説しない範囲で種々変更可能
であることはいうまでもない。
たとえば、上記の説明では、クロックバッファセルは基
本セル列上の最外端において基本セルと連続的に形成し
た例について説明したが、このようなバッファセルはか
ならずしも基本セルと連続的に形成する必要はなく、内
部回路領域内であれば、たとえば第４図に示すように、
周辺回路から内部回路領域の下層に対して連続的に配置
したものであってもよい。
また、基本セル列の外端に配置されるバッファセルとし
てはクロックバッファセルの場合について説明したが、
これに限らず人力バッファセルであってもよい。
以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆるＰＭＯ８とＮＭＯ３と
からなるＣＭＯ３構造で基本セルフのゲートが形成され
ている半導体チップ構造に適用した場合について説明し
たが、これに限定されるものではなく、たとえばＴＴＬ
で基本セルが構成されたゲートアレイ素子であってもよ
い。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、セル列の外端に基本セルよりも大形のバッフ
ァセルを固定的に配置することによって、基本セルを用
いた配線の自由度が広がり、論理設計を効率的に行うこ
とができる。
また、上記バッファセルにおいて、基本セルの幅先を越
える部分を通常は使用されていない配線チャネル領域の
下層に埋め込み形成することによって、配線チャネル領
域に影響を与えることなく大形のバッファセルを形成す
ることが可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体チップ上のレイ
アウトを示した説明図、 第２図は基本セルとバッファセルとの配置状態を示した
説明図、 第３図は実施例の説明のための半導体チップの一部断面
斜視図、 第４図は実施例の変形例を示す説明図である。 １・・・半導体チップ、２・・・ポンディングパッド、
３・・・周辺回路領域、４・・・外部回路領域、５・・
・内部回路領域、６・・・基本セル列、７・・・基本セ
ル、８・・・酸化膜、ｌＯ・・・ゲート配線、１１・・
・ＰＳＧ膜、１２・・・クロックバッファセル、１３・
・・セル領域、１４・・・配線チャネル領域、１５・・
・バス配線、１６・・・Ｎ形シリコンウェハ基板。 第１図 代理人　弁理士　筒　井　大　和 １ｚ：クロツクハッファセル 第２図 第４ 図

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップ上に形成され周辺回路に囲まれた内部
    回路領域が基本セル群からなるセル列と配線チャネル領
    域とに区画されており、セル列の外端に配置されたバッ
    ファセルがセル列中の他の基本セルよりも大形に形成さ
    れていることを特徴とする半導体装置。 ２、上記バッファセルはセル列の外端部において基本セ
    ルと連続的に形成されていることを特徴とする請求項１
    記載の半導体装置。 ３、大形に形成されたバッファセルにおいて、基本セル
    の幅線を越える部分は配線チャネル領域の下層に埋め込
    み形成されていることを特徴とする請求項２記載の半導
    体装置。 ４、バッファセルは入力信号用バッファまたはクロック
    信号用バッファとしてＭＯＳ構造で形成されていること
    を特徴とする請求項１または２記載の半導体装置。 ５、半導体チップ上に形成され周辺回路に囲まれた内部
    回路領域が基本セル群からなるセル列と配線チャネル領
    域とに区画されており、基本セルよりも大形に形成され
    たバッファセルが周辺回路より連設されて内部回路領域
    の下層に埋め込み形成されていることを特徴とする半導
    体装置。
JP63330817A 1988-12-28 1988-12-28 半導体装置 Pending JPH02177457A (ja)

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