JPH1041475A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH1041475A JPH1041475A JP8193392A JP19339296A JPH1041475A JP H1041475 A JPH1041475 A JP H1041475A JP 8193392 A JP8193392 A JP 8193392A JP 19339296 A JP19339296 A JP 19339296A JP H1041475 A JPH1041475 A JP H1041475A
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- cell
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Abstract
(57)【要約】
【課題】 高密度セルを備えた半導体集積回路装置を実
現することが困難であるなどの課題があった。 【解決手段】 同一回路構成を有する複数のセルを組み
合わせ、且つ複数のセル間で共有可能な基本ゲート部分
を共有化することにより、レイアウト的に高集積化を図
った高密度セル３を備えるものである。
現することが困難であるなどの課題があった。 【解決手段】 同一回路構成を有する複数のセルを組み
合わせ、且つ複数のセル間で共有可能な基本ゲート部分
を共有化することにより、レイアウト的に高集積化を図
った高密度セル３を備えるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、同一回路構成を
有する複数のセルを組み合わせ、レイアウト的に高集積
化を図った高密度セルを備える半導体集積回路装置及び
その製造方法に関するものである。
有する複数のセルを組み合わせ、レイアウト的に高集積
化を図った高密度セルを備える半導体集積回路装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】図１３は従来の半導体集積回路装置を示
す概略図であり、図において、１０はセルベンチ、１１
はセルベンチ１０上にアレイ状に配置された各種セル、
１２はセル間を配線するための配線領域、１３はマクロ
セル、１４はＲＯＭ、１５は入出力パッドである。ここ
で、セル１１は、セルの高さを一定にして、セルベンチ
１０上にアレイ状に配置したポリセル型のセルであり、
マクロセル１３及びＲＯＭ１４は、セルの形状に制約が
ないビルディングブロック型のセルである。
す概略図であり、図において、１０はセルベンチ、１１
はセルベンチ１０上にアレイ状に配置された各種セル、
１２はセル間を配線するための配線領域、１３はマクロ
セル、１４はＲＯＭ、１５は入出力パッドである。ここ
で、セル１１は、セルの高さを一定にして、セルベンチ
１０上にアレイ状に配置したポリセル型のセルであり、
マクロセル１３及びＲＯＭ１４は、セルの形状に制約が
ないビルディングブロック型のセルである。
【０００３】このように、半導体集積回路装置において
は、フリップフロップ（ＦＦ）やインバータ（ＩＮＶ）
等のセル１１が、セルベンチ１０上にアレイ状に配置さ
れている。
は、フリップフロップ（ＦＦ）やインバータ（ＩＮＶ）
等のセル１１が、セルベンチ１０上にアレイ状に配置さ
れている。
【０００４】次に従来の半導体集積回路装置の製造方法
について説明する。図１４は従来の半導体集積回路装置
の製造方法を示す流れ図である。なお、半導体集積回路
装置には、セルベース型とゲートアレイ型とがあり、こ
こではセルベース型半導体集積回路装置の製造方法につ
いて説明する。
について説明する。図１４は従来の半導体集積回路装置
の製造方法を示す流れ図である。なお、半導体集積回路
装置には、セルベース型とゲートアレイ型とがあり、こ
こではセルベース型半導体集積回路装置の製造方法につ
いて説明する。
【０００５】ステップＳ１においては、開発するＬＳＩ
（セルベース型半導体集積回路装置）の製品仕様が決定
され、ステップＳ２において、決定されたＬＳＩ仕様に
基づいてその仕様を、デコーダ，メモリ，レジスタ等を
最小単位とするマクロレベルに分割する機能設計が実行
される。続いて、ステップＳ３において、分割されたマ
クロレベルの構成要素を、ＡＮＤ，ＯＲ，ＩＮＶ等の基
本ゲートレベルまで展開し、その際にゲートの種類に対
応したセルを用いて論理回路図を作成する。ステップＳ
４においては、このようにして作成された論理回路図
が、回路図データファイルに格納される。
（セルベース型半導体集積回路装置）の製品仕様が決定
され、ステップＳ２において、決定されたＬＳＩ仕様に
基づいてその仕様を、デコーダ，メモリ，レジスタ等を
最小単位とするマクロレベルに分割する機能設計が実行
される。続いて、ステップＳ３において、分割されたマ
クロレベルの構成要素を、ＡＮＤ，ＯＲ，ＩＮＶ等の基
本ゲートレベルまで展開し、その際にゲートの種類に対
応したセルを用いて論理回路図を作成する。ステップＳ
４においては、このようにして作成された論理回路図
が、回路図データファイルに格納される。
【０００６】ステップＳ５においては、作成された論理
回路図の接続関係をゲートレベル用設計記述言語で構造
記述し、セルのレベルまで階層展開を行った形でネット
リストを生成する。その際に、論理回路図が階層的な構
成を持つ場合でも、セルのレベルまで展開された形でネ
ットリストを生成する。生成されたネットリストは、ス
テップＳ６において、ネットリストファイルに格納され
る。
回路図の接続関係をゲートレベル用設計記述言語で構造
記述し、セルのレベルまで階層展開を行った形でネット
リストを生成する。その際に、論理回路図が階層的な構
成を持つ場合でも、セルのレベルまで展開された形でネ
ットリストを生成する。生成されたネットリストは、ス
テップＳ６において、ネットリストファイルに格納され
る。
【０００７】ステップＳ７においては、配置手段によ
り、ネットリストに基づいたＬＳＩを構成する各セルの
配置が行われ、ステップＳ８において、その配置情報、
即ち各セル名及びその絶対配置座標等の配置結果が、配
置情報ファイルに格納される。続いて、ステップＳ９に
おいて、配線手段により、ネットリストに基づいたセル
間の配線が行われ、ステップＳ１０において、配置及び
配線結果を示すレイアウト図が、レイアウト結果ファイ
ルに格納される。
り、ネットリストに基づいたＬＳＩを構成する各セルの
配置が行われ、ステップＳ８において、その配置情報、
即ち各セル名及びその絶対配置座標等の配置結果が、配
置情報ファイルに格納される。続いて、ステップＳ９に
おいて、配線手段により、ネットリストに基づいたセル
間の配線が行われ、ステップＳ１０において、配置及び
配線結果を示すレイアウト図が、レイアウト結果ファイ
ルに格納される。
【０００８】ステップＳ１１においては、レイアウト結
果に基づいてマスクパターン生成手段により、ＬＳＩ製
造の露光工程で用いられるフォトマスクの原画となるマ
スクパターンが生成され、ステップＳ１２において、生
成したＬＳＩのマスクパターンが、マスクパターン格納
ファイルに格納される。このようにして生成したマスク
パターンに基づいて、ステップＳ１３において、ＬＳＩ
製造の露光工程で用いられるフォトマスクが作成され、
ステップＳ１４において、その作成したフォトマスクを
用いて一連のＬＳＩ製造工程が実行される。
果に基づいてマスクパターン生成手段により、ＬＳＩ製
造の露光工程で用いられるフォトマスクの原画となるマ
スクパターンが生成され、ステップＳ１２において、生
成したＬＳＩのマスクパターンが、マスクパターン格納
ファイルに格納される。このようにして生成したマスク
パターンに基づいて、ステップＳ１３において、ＬＳＩ
製造の露光工程で用いられるフォトマスクが作成され、
ステップＳ１４において、その作成したフォトマスクを
用いて一連のＬＳＩ製造工程が実行される。
【０００９】しかしながら、このような半導体集積回路
装置の製造方法においては、同一回路構成を有する複数
のセルを組み合わせた高密度セルを回路の論理設計まで
の段階で使用することが難しく、従って、高密度セルを
備えた半導体集積回路装置は実現されていなかった。
装置の製造方法においては、同一回路構成を有する複数
のセルを組み合わせた高密度セルを回路の論理設計まで
の段階で使用することが難しく、従って、高密度セルを
備えた半導体集積回路装置は実現されていなかった。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
装置及びその製造方法は以上のように構成されているの
で、同一回路構成を有する複数のセルを、それらと等価
な回路構成を有する高密度セルに置き換えることができ
ず、高密度セルを備えた半導体集積回路装置を実現する
ことが困難であるなどの課題があった。
装置及びその製造方法は以上のように構成されているの
で、同一回路構成を有する複数のセルを、それらと等価
な回路構成を有する高密度セルに置き換えることができ
ず、高密度セルを備えた半導体集積回路装置を実現する
ことが困難であるなどの課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、高密度セルを効果的に利用してレ
イアウトの高集積化を図った半導体集積回路装置を得る
ことを目的とする。
めになされたもので、高密度セルを効果的に利用してレ
イアウトの高集積化を図った半導体集積回路装置を得る
ことを目的とする。
【００１２】また、この発明は高密度セルを効果的に利
用してレイアウトの高集積化を図った半導体集積回路装
置の製造方法を得ることを目的とする。
用してレイアウトの高集積化を図った半導体集積回路装
置の製造方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路装置は、同一回路構成を有する複数の
セルを組み合わせ、且つ前記複数のセル間で共有可能な
基本ゲート部分を共有化することにより、レイアウト的
に高集積化を図った高密度セルを少なくとも一つ備える
ものである。
る半導体集積回路装置は、同一回路構成を有する複数の
セルを組み合わせ、且つ前記複数のセル間で共有可能な
基本ゲート部分を共有化することにより、レイアウト的
に高集積化を図った高密度セルを少なくとも一つ備える
ものである。
【００１４】請求項２記載の発明に係る半導体集積回路
装置は、高密度セルを、一つの共有可能な基本ゲート部
分と、セルの主要部分の複数とからなるように構成した
ものである。
装置は、高密度セルを、一つの共有可能な基本ゲート部
分と、セルの主要部分の複数とからなるように構成した
ものである。
【００１５】請求項３記載の発明に係る半導体集積回路
装置は、複数の高密度セルを備えており、該複数の高密
度セルは、全て同じ数のセルによって構成されるもので
ある。
装置は、複数の高密度セルを備えており、該複数の高密
度セルは、全て同じ数のセルによって構成されるもので
ある。
【００１６】請求項４記載の発明に係る半導体集積回路
装置は、少なくとも２種類の高密度セルを備えており、
該高密度セルの各種類は、異なる数のセルによって構成
されるものである。
装置は、少なくとも２種類の高密度セルを備えており、
該高密度セルの各種類は、異なる数のセルによって構成
されるものである。
【００１７】請求項５記載の発明に係る半導体集積回路
装置は、高密度セルが、複数のフリップフロップセルを
組み合わせたものであり、該フリップフロップセルにお
けるクロックの波形整形バッファ及び入力バッファを共
有化するものである。
装置は、高密度セルが、複数のフリップフロップセルを
組み合わせたものであり、該フリップフロップセルにお
けるクロックの波形整形バッファ及び入力バッファを共
有化するものである。
【００１８】請求項６記載の発明に係る半導体集積回路
装置の製造方法は、回路の接続関係を記述するネットリ
ストに基づいて、同一回路構成を有する複数のセルをグ
ループ化して抽出する工程と、抽出したセルのグループ
を、該セルのグループと同一機能を有する高密度セルに
置き換える工程とを備えるものである。
装置の製造方法は、回路の接続関係を記述するネットリ
ストに基づいて、同一回路構成を有する複数のセルをグ
ループ化して抽出する工程と、抽出したセルのグループ
を、該セルのグループと同一機能を有する高密度セルに
置き換える工程とを備えるものである。
【００１９】請求項７記載の発明に係る半導体集積回路
装置の製造方法は、高密度セルを、同一回路構成を有す
る複数のセルを組み合わせ、且つ複数のセル間で共有可
能な基本ゲート部分を共有化して構成したものである。
装置の製造方法は、高密度セルを、同一回路構成を有す
る複数のセルを組み合わせ、且つ複数のセル間で共有可
能な基本ゲート部分を共有化して構成したものである。
【００２０】請求項８記載の発明に係る半導体集積回路
装置の製造方法は、ネットリストに基づいて回路を構成
する各セルの初期配置を行い、その配置情報から互いに
隣接して配置された同一回路構成を有する複数のセルを
グループ化して抽出するものである。
装置の製造方法は、ネットリストに基づいて回路を構成
する各セルの初期配置を行い、その配置情報から互いに
隣接して配置された同一回路構成を有する複数のセルを
グループ化して抽出するものである。
【００２１】請求項９記載の発明に係る半導体集積回路
装置の製造方法は、ネットリストに基づいて回路を構成
する各セルの初期配置を行い、その配置情報から、互い
に離間して配置されており且つ相互間の配置間距離が所
定の距離以下である、同一回路構成を有する複数のセル
をグループ化して抽出するものである。
装置の製造方法は、ネットリストに基づいて回路を構成
する各セルの初期配置を行い、その配置情報から、互い
に離間して配置されており且つ相互間の配置間距離が所
定の距離以下である、同一回路構成を有する複数のセル
をグループ化して抽出するものである。
【００２２】請求項１０記載の発明に係る半導体集積回
路装置の製造方法は、ネットリストに基づいて回路を構
成する各セルの初期配置を行い、その配置情報から、所
定の配置段数内に配置された同一回路構成を有する複数
のセルをグループ化して抽出するものである。
路装置の製造方法は、ネットリストに基づいて回路を構
成する各セルの初期配置を行い、その配置情報から、所
定の配置段数内に配置された同一回路構成を有する複数
のセルをグループ化して抽出するものである。
【００２３】請求項１１記載の発明に係る半導体集積回
路装置の製造方法は、同一回路構成を有する前記複数の
セルを、入力信号別にグループ化して抽出するものであ
る。
路装置の製造方法は、同一回路構成を有する前記複数の
セルを、入力信号別にグループ化して抽出するものであ
る。
【００２４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置を示す概略図であり、図において、１
はセルベンチ、２はセルベンチ１上にアレイ状に配置さ
れた各種セル、３はセルベンチ１上に配置された高密度
セル、４はセル間を配線するための配線領域、５はマク
ロセル、６はＲＯＭ、７は入出力パッドである。ここ
で、セル２及び高密度セル３は、セルの高さを一定にし
て、セルベンチ１上にアレイ状に配置したポリセル型の
セルであり、マクロセル５及びＲＯＭ６は、セルの形状
に制約がないビルディングブロック型のセルである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置を示す概略図であり、図において、１
はセルベンチ、２はセルベンチ１上にアレイ状に配置さ
れた各種セル、３はセルベンチ１上に配置された高密度
セル、４はセル間を配線するための配線領域、５はマク
ロセル、６はＲＯＭ、７は入出力パッドである。ここ
で、セル２及び高密度セル３は、セルの高さを一定にし
て、セルベンチ１上にアレイ状に配置したポリセル型の
セルであり、マクロセル５及びＲＯＭ６は、セルの形状
に制約がないビルディングブロック型のセルである。
【００２５】なお、この明細書中において、基本ゲー
ト、セルなどの用語を用いるが、基本ゲートは、ＡＮ
Ｄ，ＯＲ，ＩＮＶ等の、デジタル論理回路を構成する基
本的な論理単位を表し、セルは、ＦＦ等の、基本ゲート
の組み合わせにより構成されるＬＳＩ設計における基本
的な単位を表す。ただし、ＡＮＤ，ＯＲ，ＩＮＶ等の基
本ゲートは、簡単な構造のセルとしても表される。
ト、セルなどの用語を用いるが、基本ゲートは、ＡＮ
Ｄ，ＯＲ，ＩＮＶ等の、デジタル論理回路を構成する基
本的な論理単位を表し、セルは、ＦＦ等の、基本ゲート
の組み合わせにより構成されるＬＳＩ設計における基本
的な単位を表す。ただし、ＡＮＤ，ＯＲ，ＩＮＶ等の基
本ゲートは、簡単な構造のセルとしても表される。
【００２６】高密度セル３は、同一回路構成を有する複
数のセルを組み合わせ、且つ複数のセル間で共有可能な
基本ゲート部分を共有化して構成されており、従って、
高密度セル３は、複数のセルと同一機能を有し、且つレ
イアウトの高集積化が図られている。なお、図１に示す
高密度セル３は、図６に示す４つのフリップフロップセ
ル（ＦＦ）を組み合わせ、その波形整形バッファ及び入
力バッファの部分を共有化することによって、レイアウ
ト的に高集積化を図った高密度フリップフロップセル
（ＨｙｐｅｒＦＦ）である。
数のセルを組み合わせ、且つ複数のセル間で共有可能な
基本ゲート部分を共有化して構成されており、従って、
高密度セル３は、複数のセルと同一機能を有し、且つレ
イアウトの高集積化が図られている。なお、図１に示す
高密度セル３は、図６に示す４つのフリップフロップセ
ル（ＦＦ）を組み合わせ、その波形整形バッファ及び入
力バッファの部分を共有化することによって、レイアウ
ト的に高集積化を図った高密度フリップフロップセル
（ＨｙｐｅｒＦＦ）である。
【００２７】図２は高密度セルの一例を示す説明図であ
り、図２（ａ）はフリップフロップセルを基本ゲートで
記述した回路図、図２（ｂ）はこのフリップフロップセ
ルの論理シンボル、図２（ｃ）はこのフリップフロップ
セル４つ分と等価な回路構成を持つ高密度フリップフロ
ップセルである。なお、図中の斜線部分は、高密度セル
化する際にセル間で共有可能な基本ゲート部分である。
即ち、フリップフロップセルは、フリップフロップ回路
の主要部と、共有可能な基本ゲート部分とからなる。
り、図２（ａ）はフリップフロップセルを基本ゲートで
記述した回路図、図２（ｂ）はこのフリップフロップセ
ルの論理シンボル、図２（ｃ）はこのフリップフロップ
セル４つ分と等価な回路構成を持つ高密度フリップフロ
ップセルである。なお、図中の斜線部分は、高密度セル
化する際にセル間で共有可能な基本ゲート部分である。
即ち、フリップフロップセルは、フリップフロップ回路
の主要部と、共有可能な基本ゲート部分とからなる。
【００２８】このように、高密度セルは、フリップフロ
ップ回路におけるクロックの波形整形バッファ及び入力
バッファの部分を共有化している。
ップ回路におけるクロックの波形整形バッファ及び入力
バッファの部分を共有化している。
【００２９】次に、図３を用いて、図２におけるフリッ
プフロップセル（ＦＦ）及び高密度フリップフロップセ
ル（ＨｙｐｅｒＦＦ）の配置領域について説明する。
プフロップセル（ＦＦ）及び高密度フリップフロップセ
ル（ＨｙｐｅｒＦＦ）の配置領域について説明する。
【００３０】図において、ａ１からａ４はフリップフロ
ップセル、Ａ１はフリップフロップセルａ１からａ４と
等価な回路構成を持つ高密度フリップフロップセルであ
り、図中斜線部分は共有可能な基本ゲート部分、即ち、
フリップフロップ回路におけるクロックの波形整形バッ
ファ及び入力バッファの部分を示す。このように、フリ
ップフロップセルａ１からａ４を４つ連続で並べた場合
に比べて、高密度フリップフロップセルＡ１は、共有可
能な基本ゲート部分を共有化している分だけ、レイアウ
トの高集積化が図れることが分かる。
ップセル、Ａ１はフリップフロップセルａ１からａ４と
等価な回路構成を持つ高密度フリップフロップセルであ
り、図中斜線部分は共有可能な基本ゲート部分、即ち、
フリップフロップ回路におけるクロックの波形整形バッ
ファ及び入力バッファの部分を示す。このように、フリ
ップフロップセルａ１からａ４を４つ連続で並べた場合
に比べて、高密度フリップフロップセルＡ１は、共有可
能な基本ゲート部分を共有化している分だけ、レイアウ
トの高集積化が図れることが分かる。
【００３１】なお、説明を簡単化するために、４つのフ
リップフロップセル（ＦＦ）を組み合わせ、その波形整
形バッファ及び入力バッファの部分を共有化した高密度
フリップフロップセル（ＨｙｐｅｒＦＦ）を単独で有す
る半導体集積回路装置について例示したが、この発明の
半導体集積回路装置は、同一の高密度フリップフロップ
セル（ＨｙｐｅｒＦＦ）を複数備えることもでき、ま
た、異なる数のフリップフロップセルを組み合わせた別
の高密度フリップフロップセルを同時に備えることもで
きる。更に、この発明の半導体集積回路装置における高
密度セルは、共有可能な基本ゲート部分を有するセルで
あれば、フリップフロップ以外のセルについても適用す
ることができる。
リップフロップセル（ＦＦ）を組み合わせ、その波形整
形バッファ及び入力バッファの部分を共有化した高密度
フリップフロップセル（ＨｙｐｅｒＦＦ）を単独で有す
る半導体集積回路装置について例示したが、この発明の
半導体集積回路装置は、同一の高密度フリップフロップ
セル（ＨｙｐｅｒＦＦ）を複数備えることもでき、ま
た、異なる数のフリップフロップセルを組み合わせた別
の高密度フリップフロップセルを同時に備えることもで
きる。更に、この発明の半導体集積回路装置における高
密度セルは、共有可能な基本ゲート部分を有するセルで
あれば、フリップフロップ以外のセルについても適用す
ることができる。
【００３２】次にこの発明の実施の形態１による半導体
集積回路装置の製造方法について説明する。
集積回路装置の製造方法について説明する。
【００３３】図４はこの発明の実施の形態１による半導
体集積回路装置の製造方法を示す流れ図である。なお、
半導体集積回路には、セルベース型とゲートアレイ型と
があり、ここではセルベース型半導体集積回路装置の製
造方法について説明する。
体集積回路装置の製造方法を示す流れ図である。なお、
半導体集積回路には、セルベース型とゲートアレイ型と
があり、ここではセルベース型半導体集積回路装置の製
造方法について説明する。
【００３４】ステップＳ１においては、開発するＬＳＩ
（セルベース型半導体集積回路装置）の製品仕様が決定
され、ステップＳ２において、決定されたＬＳＩ仕様に
基づいてその仕様を、デコーダ，メモリ，レジスタ等を
最小単位とするマクロレベルに分割する機能設計が実行
される。続いて、ステップＳ３において、分割されたマ
クロレベルの構成要素を、ＡＮＤ，ＯＲ，ＩＮＶ等の基
本ゲートレベルまで展開し、その際にゲートの種類に対
応したセルを用いて論理回路図を作成する。このように
して作成された論理回路図が、ステップＳ４において、
回路図データファイルに格納される。
（セルベース型半導体集積回路装置）の製品仕様が決定
され、ステップＳ２において、決定されたＬＳＩ仕様に
基づいてその仕様を、デコーダ，メモリ，レジスタ等を
最小単位とするマクロレベルに分割する機能設計が実行
される。続いて、ステップＳ３において、分割されたマ
クロレベルの構成要素を、ＡＮＤ，ＯＲ，ＩＮＶ等の基
本ゲートレベルまで展開し、その際にゲートの種類に対
応したセルを用いて論理回路図を作成する。このように
して作成された論理回路図が、ステップＳ４において、
回路図データファイルに格納される。
【００３５】ステップＳ５においては、作成された論理
回路図の接続関係をゲートレベル用設計記述言語で構造
記述し、セルのレベルまで階層展開を行った形でネット
リストを生成する。その際に、論理回路図が階層的な構
成を持つ場合でも、セルのレベルまで展開された形でネ
ットリストを生成する。生成されたネットリストは、ス
テップＳ６において、ネットリスト格納ファイルに格納
される。
回路図の接続関係をゲートレベル用設計記述言語で構造
記述し、セルのレベルまで階層展開を行った形でネット
リストを生成する。その際に、論理回路図が階層的な構
成を持つ場合でも、セルのレベルまで展開された形でネ
ットリストを生成する。生成されたネットリストは、ス
テップＳ６において、ネットリスト格納ファイルに格納
される。
【００３６】ここで、論理回路図の一例として、フリッ
プフロップセル及びインバータセルを使用した回路を図
５に示す。図において、Ｉ１からＩ４はフリップフロッ
プセル、Ｉ５からＩ７はインバータセルである。
プフロップセル及びインバータセルを使用した回路を図
５に示す。図において、Ｉ１からＩ４はフリップフロッ
プセル、Ｉ５からＩ７はインバータセルである。
【００３７】更に、図５に示す回路の接続関係を記述し
たネットリストを図６に示す。図において、ｍｏｄｕｌ
ｅからｅｎｄｍｏｄｕｌｅまでが、ＣＩＲＣＵＩＴとい
う１つの回路の接続情報を明記したものであり、ｉｎｐ
ｕｔ及びｏｕｔｐｕｔは、回路の入出力ピンの名前を定
義しており、ＦＦ及びＩＮＶは、回路中で使用されてい
るセル名である。また、Ｉ１からＩ７は、各セルの回路
上での呼び名で次カラム以降の円括弧で囲まれる部分
に、各セルの接続関係を示したデータが記述される。
たネットリストを図６に示す。図において、ｍｏｄｕｌ
ｅからｅｎｄｍｏｄｕｌｅまでが、ＣＩＲＣＵＩＴとい
う１つの回路の接続情報を明記したものであり、ｉｎｐ
ｕｔ及びｏｕｔｐｕｔは、回路の入出力ピンの名前を定
義しており、ＦＦ及びＩＮＶは、回路中で使用されてい
るセル名である。また、Ｉ１からＩ７は、各セルの回路
上での呼び名で次カラム以降の円括弧で囲まれる部分
に、各セルの接続関係を示したデータが記述される。
【００３８】ここで、ネットリストとは、ＬＳＩ論理回
路の接続関係を示した設計データであり、データをコン
パクトに記述するために、その接続関係を階層的に記述
している。なお、図６に示すネットリストは、設計記述
言語として業界標準言語であるＶｅｒｉｌｏｇ−ＨＤＬ
により、図５に示す回路の論理接続情報を記述したもの
である。
路の接続関係を示した設計データであり、データをコン
パクトに記述するために、その接続関係を階層的に記述
している。なお、図６に示すネットリストは、設計記述
言語として業界標準言語であるＶｅｒｉｌｏｇ−ＨＤＬ
により、図５に示す回路の論理接続情報を記述したもの
である。
【００３９】続いて、ステップＴ１においては、高密度
セル置換手段は、入力手段８により設計者が指定した高
密度セルの置換方法に基づいて、このようなネットリス
トから同一の回路構成を有する複数のセルの抽出を行
い、抽出したセルをグループ化すると共に高密度セルラ
イブラリ９に予め登録されている高密度セルに置き換え
る。更に、高密度セル置換手段は、高密度セルへの置き
換えに伴う接続関係の更新を行って、ネットリストを更
新する。このようにして更新したネットリストは、ステ
ップＴ２において、ネットリスト格納ファイルに格納さ
れる。
セル置換手段は、入力手段８により設計者が指定した高
密度セルの置換方法に基づいて、このようなネットリス
トから同一の回路構成を有する複数のセルの抽出を行
い、抽出したセルをグループ化すると共に高密度セルラ
イブラリ９に予め登録されている高密度セルに置き換え
る。更に、高密度セル置換手段は、高密度セルへの置き
換えに伴う接続関係の更新を行って、ネットリストを更
新する。このようにして更新したネットリストは、ステ
ップＴ２において、ネットリスト格納ファイルに格納さ
れる。
【００４０】ここで、高密度セル置換手段による高密度
セルへの置換方法について詳細に説明する。
セルへの置換方法について詳細に説明する。
【００４１】図７は高密度セル置換手段による高密度セ
ルへの置換方法を説明する流れ図である。
ルへの置換方法を説明する流れ図である。
【００４２】設計者はまず、入力手段８により高密度セ
ルへの置換方法として、グループ化するセルの名称、グ
ループ化するセルの構成数、及びセルグループの抽出方
法を指定する。なお、セルグループの抽出方法について
は、以下で説明する。
ルへの置換方法として、グループ化するセルの名称、グ
ループ化するセルの構成数、及びセルグループの抽出方
法を指定する。なお、セルグループの抽出方法について
は、以下で説明する。
【００４３】次に、ステップＵ１において、前述のステ
ップＳ６におけるネットリストに基づいて、配置手段に
よりＬＳＩを構成する各セルの初期配置が行われ、ステ
ップＵ２において、得られた配置情報、即ち各セル名及
びその絶対配置座標（セルの左下と右上の２点の座標）
等の配置結果が、配置情報ファイルに格納される。続い
て、ステップＵ３においては、設計者から入力されたグ
ループ化すべきセルの名称に基づいて、配置解析手段に
より対応するセルの相対配置情報が抽出される。このと
き、セルの相対配置情報は、初期配置の際の各セルの配
置情報、即ち、各セルの絶対配置座標から算出すること
ができる。このようにして得られたセルの相対配置情報
が、ステップＵ４において相対配置情報ファイルに格納
される。
ップＳ６におけるネットリストに基づいて、配置手段に
よりＬＳＩを構成する各セルの初期配置が行われ、ステ
ップＵ２において、得られた配置情報、即ち各セル名及
びその絶対配置座標（セルの左下と右上の２点の座標）
等の配置結果が、配置情報ファイルに格納される。続い
て、ステップＵ３においては、設計者から入力されたグ
ループ化すべきセルの名称に基づいて、配置解析手段に
より対応するセルの相対配置情報が抽出される。このと
き、セルの相対配置情報は、初期配置の際の各セルの配
置情報、即ち、各セルの絶対配置座標から算出すること
ができる。このようにして得られたセルの相対配置情報
が、ステップＵ４において相対配置情報ファイルに格納
される。
【００４４】続いて、ステップＵ５において、設計者が
指定したグループ化するセルの構成数及びセルグループ
の抽出方法に基づいて、セル抽出手段によりこのセルの
相対配置情報からセルグループの抽出が行われる。
指定したグループ化するセルの構成数及びセルグループ
の抽出方法に基づいて、セル抽出手段によりこのセルの
相対配置情報からセルグループの抽出が行われる。
【００４５】ここで、セルグループの抽出方法は、以下
に示す３通りの方法から、設計者が選択するものとす
る。
に示す３通りの方法から、設計者が選択するものとす
る。
【００４６】図８はセルグループの抽出方法を示す説明
図である。なお、説明を簡単化するために、設計者が、
セルの名称：フリップフロップ、グループの構成数：４
と指定した場合、即ち、４つのフリップフロップセルを
グループ化して抽出するように指定した場合について説
明する。
図である。なお、説明を簡単化するために、設計者が、
セルの名称：フリップフロップ、グループの構成数：４
と指定した場合、即ち、４つのフリップフロップセルを
グループ化して抽出するように指定した場合について説
明する。
【００４７】図８（ａ）はセルグループの抽出方法
（１）を示す説明図であり、図において、Ｃ１は置換前
のセルベンチ、ａ１からａ４はセルベンチＣ１上に互い
に隣接して配置されている４つのフリップフロップセ
ル、Ｃ１’は高密度セルへ置換後のセルベンチ、Ａ１は
互いに隣接して配置されるフリップフロップセルａ１か
らａ４をグループ化して置換した高密度フリップフロッ
プセル（ＨｙｐｅｒＦＦ）である。このように、この抽
出方法（１）は、同一のセルベンチＣ１上に互いに隣接
して配置される４つのフリップフロップセルａ１からａ
４をグループ化して抽出するものである。
（１）を示す説明図であり、図において、Ｃ１は置換前
のセルベンチ、ａ１からａ４はセルベンチＣ１上に互い
に隣接して配置されている４つのフリップフロップセ
ル、Ｃ１’は高密度セルへ置換後のセルベンチ、Ａ１は
互いに隣接して配置されるフリップフロップセルａ１か
らａ４をグループ化して置換した高密度フリップフロッ
プセル（ＨｙｐｅｒＦＦ）である。このように、この抽
出方法（１）は、同一のセルベンチＣ１上に互いに隣接
して配置される４つのフリップフロップセルａ１からａ
４をグループ化して抽出するものである。
【００４８】即ち、この抽出方法（１）においては、セ
ル抽出手段は、前述のステップＵ３において抽出された
セルの相対配置情報から、互いに隣接して配置されてい
る同一回路構成を有するセルを、設計者が指定したグル
ープの構成数に応じてグループ化して抽出する。
ル抽出手段は、前述のステップＵ３において抽出された
セルの相対配置情報から、互いに隣接して配置されてい
る同一回路構成を有するセルを、設計者が指定したグル
ープの構成数に応じてグループ化して抽出する。
【００４９】図８（ｂ）はセルグループの抽出方法
（２）を示す説明図であり、図において、Ｄ１は設計者
が指定するセル間の配置間距離、Ｃ２は置換前のセルベ
ンチ、ａ５からａ８はセルベンチＣ２上において互いに
離間して配置された４つのフリップフロップセル、ｄ１
はフリップフロップセルａ５及びａ６間の配置間距離、
ｄ２はフリップフロップセルａ６及びａ７間の配置間距
離、ｄ３はフリップフロップセルａ７及びａ８間の配置
間距離、Ｃ２’は高密度セルへ置換後のセルベンチ、Ａ
２はフリップフロップセルａ５からａ８をグループ化し
て置換した高密度フリップフロップセルである。なお、
各セル間の配置間距離ｄ１からｄ３はそれぞれ、設計者
が指定する配置間距離Ｄ１よりも短いものとする。この
ように、この抽出方法（２）は、同一のセルベンチＣ２
上において互いに離間して配置されており、且つ相互間
の配置間距離が距離Ｄ１以下になるように配置される４
つのフリップフロップセルａ５からａ８をグループ化し
て抽出するものである。
（２）を示す説明図であり、図において、Ｄ１は設計者
が指定するセル間の配置間距離、Ｃ２は置換前のセルベ
ンチ、ａ５からａ８はセルベンチＣ２上において互いに
離間して配置された４つのフリップフロップセル、ｄ１
はフリップフロップセルａ５及びａ６間の配置間距離、
ｄ２はフリップフロップセルａ６及びａ７間の配置間距
離、ｄ３はフリップフロップセルａ７及びａ８間の配置
間距離、Ｃ２’は高密度セルへ置換後のセルベンチ、Ａ
２はフリップフロップセルａ５からａ８をグループ化し
て置換した高密度フリップフロップセルである。なお、
各セル間の配置間距離ｄ１からｄ３はそれぞれ、設計者
が指定する配置間距離Ｄ１よりも短いものとする。この
ように、この抽出方法（２）は、同一のセルベンチＣ２
上において互いに離間して配置されており、且つ相互間
の配置間距離が距離Ｄ１以下になるように配置される４
つのフリップフロップセルａ５からａ８をグループ化し
て抽出するものである。
【００５０】即ち、この抽出方法（２）においては、セ
ル抽出手段は、前述のステップＵ３において抽出された
セルの相対配置情報から、互いに離間して配置されてお
り、且つ相互間の配置間距離が、設計者が指定した距離
Ｄ１以下になるように配置されている同一回路構成を有
するセルを、設計者が指定したグループの構成数に応じ
てグループ化して抽出する。
ル抽出手段は、前述のステップＵ３において抽出された
セルの相対配置情報から、互いに離間して配置されてお
り、且つ相互間の配置間距離が、設計者が指定した距離
Ｄ１以下になるように配置されている同一回路構成を有
するセルを、設計者が指定したグループの構成数に応じ
てグループ化して抽出する。
【００５１】なお、この抽出方法（２）においては、図
８（ａ）における互いに隣接するセルａ１からａ４を、
配置間距離ゼロのセルとして考慮に入れることにより、
前述の抽出方法（１）と組み合わせて用いることが可能
であり、より効率よく、セルグループの抽出を行うこと
ができる。また、設計者は配置間距離Ｄ１を任意に指定
することが可能であるが、配線の効率化等の理由から、
高密度セル化しようとするセルの特性（セル幅，入出力
信号数）と設計する半導体集積回路のチップサイズなど
を考慮した範囲内で設定することが望ましい。
８（ａ）における互いに隣接するセルａ１からａ４を、
配置間距離ゼロのセルとして考慮に入れることにより、
前述の抽出方法（１）と組み合わせて用いることが可能
であり、より効率よく、セルグループの抽出を行うこと
ができる。また、設計者は配置間距離Ｄ１を任意に指定
することが可能であるが、配線の効率化等の理由から、
高密度セル化しようとするセルの特性（セル幅，入出力
信号数）と設計する半導体集積回路のチップサイズなど
を考慮した範囲内で設定することが望ましい。
【００５２】図８（ｃ）はセルグループの抽出方法
（３）を示す説明図であり、図において、Ｃ３及びＣ４
は置換前のセルベンチ、ａ９からａ１２及びａ１３から
ａ１６は設計者が指定した配置段数（この場合は２段）
内に配置されたそれぞれ４つのフリップフロップセル、
Ｃ３’及びＣ４’は高密度セルへ置換後のセルベンチ、
Ａ３は設計者が指定した配置段数内に配置されているフ
リップフロップセルａ９からａ１２をグループ化して置
換した高密度フリップフロップセル、Ａ４は設計者が指
定した配置段数内に配置されているフリップフロップセ
ルａ１３からａ１６をグループ化して置換した高密度フ
リップフロップセルである。このように、この抽出方法
（３）は、設計者が指定した配置段数内に配置されてい
るフリップフロップセルの中から、４つのフリップフロ
ップセルａ９からａ１２及びａ１３からａ１６をそれぞ
れグループ化して抽出するものである。
（３）を示す説明図であり、図において、Ｃ３及びＣ４
は置換前のセルベンチ、ａ９からａ１２及びａ１３から
ａ１６は設計者が指定した配置段数（この場合は２段）
内に配置されたそれぞれ４つのフリップフロップセル、
Ｃ３’及びＣ４’は高密度セルへ置換後のセルベンチ、
Ａ３は設計者が指定した配置段数内に配置されているフ
リップフロップセルａ９からａ１２をグループ化して置
換した高密度フリップフロップセル、Ａ４は設計者が指
定した配置段数内に配置されているフリップフロップセ
ルａ１３からａ１６をグループ化して置換した高密度フ
リップフロップセルである。このように、この抽出方法
（３）は、設計者が指定した配置段数内に配置されてい
るフリップフロップセルの中から、４つのフリップフロ
ップセルａ９からａ１２及びａ１３からａ１６をそれぞ
れグループ化して抽出するものである。
【００５３】即ち、この抽出方法（３）においては、セ
ル抽出手段は、前述のステップＵ３において抽出された
セルの相対配置情報から、設計者が指定した配置段数内
に配置されている同一回路構成を有するセルを、設計者
が指定したグループの構成数に応じてグループ化して抽
出する。
ル抽出手段は、前述のステップＵ３において抽出された
セルの相対配置情報から、設計者が指定した配置段数内
に配置されている同一回路構成を有するセルを、設計者
が指定したグループの構成数に応じてグループ化して抽
出する。
【００５４】なお、この抽出方法（３）は、前述の抽出
方法（２）と組み合わせて用いることが可能であり、更
に効率よく、セルグループの抽出を行うことができる。
方法（２）と組み合わせて用いることが可能であり、更
に効率よく、セルグループの抽出を行うことができる。
【００５５】従って、ステップＵ５においては、設計者
が上記抽出方法（１）〜（３）の中から指定したセルグ
ループの抽出方法とセルグループの構成数とに基づい
て、セル抽出手段によりセルグループの抽出が行われ、
抽出したセルグループの情報が、ステップＵ６におい
て、グループ情報ファイルに格納される。
が上記抽出方法（１）〜（３）の中から指定したセルグ
ループの抽出方法とセルグループの構成数とに基づい
て、セル抽出手段によりセルグループの抽出が行われ、
抽出したセルグループの情報が、ステップＵ６におい
て、グループ情報ファイルに格納される。
【００５６】続いて、ステップＵ７において、高密度セ
ル置換手段により、抽出したセルグループと等価な回路
構成を持つ高密度セルが、高密度セルに関する情報が予
め登録されている高密度セルライブラリ９から選択さ
れ、選択された高密度セルが、抽出したセルグループと
置き換えられる。この置き換えられた高密度セルに関す
る情報は、ステップＵ８において、高密度セル情報ファ
イルに格納され、ステップＵ９において、ネットリスト
更新手段により、高密度セルへの置換に伴う配線情報の
更新が行われる。このようにして、高密度セルの置換及
び接続関係の更新を行ったネットリストが、ステップＴ
２において、ネットリスト格納ファイルに格納される。
ル置換手段により、抽出したセルグループと等価な回路
構成を持つ高密度セルが、高密度セルに関する情報が予
め登録されている高密度セルライブラリ９から選択さ
れ、選択された高密度セルが、抽出したセルグループと
置き換えられる。この置き換えられた高密度セルに関す
る情報は、ステップＵ８において、高密度セル情報ファ
イルに格納され、ステップＵ９において、ネットリスト
更新手段により、高密度セルへの置換に伴う配線情報の
更新が行われる。このようにして、高密度セルの置換及
び接続関係の更新を行ったネットリストが、ステップＴ
２において、ネットリスト格納ファイルに格納される。
【００５７】ここで、図６に示すネットリストに対し
て、高密度セルの置換及び接続関係の更新を行ったネッ
トリストを図９に示す。図において、ＨｙｐｅｒＦＦ
は、回路中で使用されている高密度フリップフロップセ
ルのセル名である。なお、図９に示すネットリストは、
図６と同様に設計記述言語として業界標準言語であるＶ
ｅｒｉｌｏｇ−ＨＤＬにより論理接続情報を記述したも
のである。
て、高密度セルの置換及び接続関係の更新を行ったネッ
トリストを図９に示す。図において、ＨｙｐｅｒＦＦ
は、回路中で使用されている高密度フリップフロップセ
ルのセル名である。なお、図９に示すネットリストは、
図６と同様に設計記述言語として業界標準言語であるＶ
ｅｒｉｌｏｇ−ＨＤＬにより論理接続情報を記述したも
のである。
【００５８】更に、図９に示すネットリストに対応す
る、高密度フリップフロップセル及びインバータセルを
使用した回路を図１０に示す。図において、Ｉ１は高密
度フリップフロップセル、Ｉ５からＩ７はインバータセ
ルである。このように、図５に示す回路と等価な回路構
成を有する回路が、高密度フリップフロップセルＩ１及
びインバータセルＩ５からＩ７により構成される。
る、高密度フリップフロップセル及びインバータセルを
使用した回路を図１０に示す。図において、Ｉ１は高密
度フリップフロップセル、Ｉ５からＩ７はインバータセ
ルである。このように、図５に示す回路と等価な回路構
成を有する回路が、高密度フリップフロップセルＩ１及
びインバータセルＩ５からＩ７により構成される。
【００５９】続いて、ステップＳ７においては、このよ
うにして高密度セルの置換及び接続関係の更新が行われ
たネットリストに基づいて、配置手段により各セルの配
置が再度行われ、ステップＳ８において、その配置情
報、即ち各セル名及びその絶対配置座標等の配置結果
が、配置情報ファイルに格納される。続いて、ステップ
Ｓ９において、配線手段により、高密度セルの置換及び
接続関係の更新が行われたネットリストに基づいたセル
間の配線が行われ、ステップＳ１０において、配置及び
配線結果を示すレイアウト図が、レイアウト結果格納フ
ァイルに格納される。
うにして高密度セルの置換及び接続関係の更新が行われ
たネットリストに基づいて、配置手段により各セルの配
置が再度行われ、ステップＳ８において、その配置情
報、即ち各セル名及びその絶対配置座標等の配置結果
が、配置情報ファイルに格納される。続いて、ステップ
Ｓ９において、配線手段により、高密度セルの置換及び
接続関係の更新が行われたネットリストに基づいたセル
間の配線が行われ、ステップＳ１０において、配置及び
配線結果を示すレイアウト図が、レイアウト結果格納フ
ァイルに格納される。
【００６０】ステップＳ１１においては、レイアウト結
果に基づいてマスクパターン生成手段により、ＬＳＩ製
造の露光工程で用いられるフォトマスクの原画となるマ
スクパターンが生成され、ステップＳ１２において、生
成したＬＳＩのマスクパターンが、マスクパターン格納
ファイルに格納される。このようにして生成したマスク
パターンに基づいて、ステップＳ１３において、ＬＳＩ
製造の露光工程で用いられるフォトマスクが作成され、
ステップＳ１４において、その作成したフォトマスクを
用いて一連のＬＳＩ製造工程が実行される。
果に基づいてマスクパターン生成手段により、ＬＳＩ製
造の露光工程で用いられるフォトマスクの原画となるマ
スクパターンが生成され、ステップＳ１２において、生
成したＬＳＩのマスクパターンが、マスクパターン格納
ファイルに格納される。このようにして生成したマスク
パターンに基づいて、ステップＳ１３において、ＬＳＩ
製造の露光工程で用いられるフォトマスクが作成され、
ステップＳ１４において、その作成したフォトマスクを
用いて一連のＬＳＩ製造工程が実行される。
【００６１】このようにして製造された半導体集積回路
装置は、レイアウト的に高集積化を図った高密度セルが
効果的に利用されているため、集積度及び配線効率の向
上が図られたものとなる。
装置は、レイアウト的に高集積化を図った高密度セルが
効果的に利用されているため、集積度及び配線効率の向
上が図られたものとなる。
【００６２】以上のように、この実施の形態１による半
導体集積回路装置によれば、同一回路構成を有する複数
のセルを組み合わせ、且つ複数のセル間で共有可能な基
本ゲート部分を共有化した高密度セルを備えることによ
り、レイアウトの高集積化が図られると共にチップサイ
ズが縮小されるなどの効果が得られる。
導体集積回路装置によれば、同一回路構成を有する複数
のセルを組み合わせ、且つ複数のセル間で共有可能な基
本ゲート部分を共有化した高密度セルを備えることによ
り、レイアウトの高集積化が図られると共にチップサイ
ズが縮小されるなどの効果が得られる。
【００６３】また、この実施の形態１による半導体集積
回路装置の製造方法によれば、高密度セルを効果的に利
用した半導体集積回路装置の製造が可能となるなどの効
果が得られる。
回路装置の製造方法によれば、高密度セルを効果的に利
用した半導体集積回路装置の製造が可能となるなどの効
果が得られる。
【００６４】実施の形態２．この実施の形態２において
は、実施の形態１の場合と比較して、高密度セルへの置
換をより短時間で行うことができる、半導体集積回路装
置の製造方法を提案する。なお、実施の形態１と重複す
る部分については説明を省略する。
は、実施の形態１の場合と比較して、高密度セルへの置
換をより短時間で行うことができる、半導体集積回路装
置の製造方法を提案する。なお、実施の形態１と重複す
る部分については説明を省略する。
【００６５】図１１は高密度セル置換手段による高密度
セルへの置換方法を説明する流れ図である。
セルへの置換方法を説明する流れ図である。
【００６６】設計者はまず、入力手段８により、グルー
プ化するセルの名称及びグループ化するセルの構成数を
指定する。次に、ステップＶ１においてセル抽出手段
は、実施の形態１の前述のステップＳ６におけるネット
リストから、指定されたセル名のセルを指定された構成
数だけグループ化して抽出する。抽出されたセルグルー
プの情報は、ステップＵ６において、グループ情報ファ
イルに格納される。
プ化するセルの名称及びグループ化するセルの構成数を
指定する。次に、ステップＶ１においてセル抽出手段
は、実施の形態１の前述のステップＳ６におけるネット
リストから、指定されたセル名のセルを指定された構成
数だけグループ化して抽出する。抽出されたセルグルー
プの情報は、ステップＵ６において、グループ情報ファ
イルに格納される。
【００６７】続いて、ステップＵ７において、高密度セ
ル置換手段により、抽出したセルグループと等価な回路
構成を持つ高密度セルが、高密度セルライブラリ９から
選択され、選択された高密度セルが、抽出したセルグル
ープと置き換えられる。この置き換えられた高密度セル
に関する情報は、ステップＵ８において、高密度セル情
報ファイルに格納され、ステップＵ９において、ネット
リスト更新手段により、高密度セルへの置換に伴う配線
情報の更新が行われる。このようにして、高密度セルの
置換及び接続関係の更新を行ったネットリストが、ステ
ップＴ２において、ネットリスト格納ファイルに格納さ
れる。
ル置換手段により、抽出したセルグループと等価な回路
構成を持つ高密度セルが、高密度セルライブラリ９から
選択され、選択された高密度セルが、抽出したセルグル
ープと置き換えられる。この置き換えられた高密度セル
に関する情報は、ステップＵ８において、高密度セル情
報ファイルに格納され、ステップＵ９において、ネット
リスト更新手段により、高密度セルへの置換に伴う配線
情報の更新が行われる。このようにして、高密度セルの
置換及び接続関係の更新を行ったネットリストが、ステ
ップＴ２において、ネットリスト格納ファイルに格納さ
れる。
【００６８】このようにして高密度セルの置換及び接続
関係の更新が行われたネットリストに基づいて、前述の
実施の形態１と同様にして半導体集積回路装置を製造す
る。
関係の更新が行われたネットリストに基づいて、前述の
実施の形態１と同様にして半導体集積回路装置を製造す
る。
【００６９】以上のように、この実施の形態２によれ
ば、高密度セル置換手段は、各セルの初期配置を行うこ
となく、論理回路図のネットリストから直接セルグルー
プの抽出を行うため、実施の形態１の場合と比較して、
高密度セルへの置換をより短時間で行うことが可能な半
導体集積回路装置の製造方法を提供し得る。
ば、高密度セル置換手段は、各セルの初期配置を行うこ
となく、論理回路図のネットリストから直接セルグルー
プの抽出を行うため、実施の形態１の場合と比較して、
高密度セルへの置換をより短時間で行うことが可能な半
導体集積回路装置の製造方法を提供し得る。
【００７０】実施の形態３．この発明で取り扱う高密度
セルは、図２（ｃ）の例に示す通り、セルのクロックド
ライバ等の入力ゲート部分を共有化することでレイアウ
トの高集積化を図っているものがほとんどである。その
ため、複数のクロック信号が存在する半導体集積回路装
置を製造する場合は、セル抽出手段は、入力信号別にセ
ルグループの抽出を行う必要がある。
セルは、図２（ｃ）の例に示す通り、セルのクロックド
ライバ等の入力ゲート部分を共有化することでレイアウ
トの高集積化を図っているものがほとんどである。その
ため、複数のクロック信号が存在する半導体集積回路装
置を製造する場合は、セル抽出手段は、入力信号別にセ
ルグループの抽出を行う必要がある。
【００７１】従って、この実施の形態３においては、入
力信号別にセルグループの抽出を行うことが可能な半導
体集積回路装置の製造方法を提案する。なお、実施の形
態１または実施の形態２と重複する部分については説明
を省略する。
力信号別にセルグループの抽出を行うことが可能な半導
体集積回路装置の製造方法を提案する。なお、実施の形
態１または実施の形態２と重複する部分については説明
を省略する。
【００７２】図１２は入力信号別にセルグループの抽出
を行う処理のフローチャートである。ステップＷ１にお
いては、設計者が指定したセルの名称に基づいて、対応
するセルを１つ抽出し、ステップＷ２において、抽出し
たセルにおける、共有可能な基本ゲート部に入力される
べき信号をネットリストより調べる。続いて、ステップ
Ｗ３において、共有可能な基本ゲート部に入力される信
号が、ステップＷ２で調べた入力信号と同一のセルをグ
ループ化し、ステップＷ４において、指定されたグルー
プの構成数だけセルがグループ化されているかを判定す
る。
を行う処理のフローチャートである。ステップＷ１にお
いては、設計者が指定したセルの名称に基づいて、対応
するセルを１つ抽出し、ステップＷ２において、抽出し
たセルにおける、共有可能な基本ゲート部に入力される
べき信号をネットリストより調べる。続いて、ステップ
Ｗ３において、共有可能な基本ゲート部に入力される信
号が、ステップＷ２で調べた入力信号と同一のセルをグ
ループ化し、ステップＷ４において、指定されたグルー
プの構成数だけセルがグループ化されているかを判定す
る。
【００７３】ここで、ステップＷ４において指定された
構成数だけグループ化されている場合には、ステップＷ
５においてセルグループとして抽出し、一方、ステップ
Ｗ４において指定された構成数だけグループ化されてい
ない場合には、ステップＷ１に戻り処理を繰り返し行
う。
構成数だけグループ化されている場合には、ステップＷ
５においてセルグループとして抽出し、一方、ステップ
Ｗ４において指定された構成数だけグループ化されてい
ない場合には、ステップＷ１に戻り処理を繰り返し行
う。
【００７４】以上のように、この実施の形態３によれ
ば、入力信号別にセルグループの抽出を行うことが可能
な半導体集積回路装置の製造方法を提供し得る。
ば、入力信号別にセルグループの抽出を行うことが可能
な半導体集積回路装置の製造方法を提供し得る。
【００７５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、同一回路構成を有する複数のセルを組み合わせ、
且つ複数のセル間で共有可能な基本ゲート部分を共有化
することにより、レイアウト的に高集積化を図った高密
度セルを少なくとも一つ備えるように構成したので、高
密度セルを効果的に利用してレイアウトの高集積化を図
った半導体集積回路装置を提供し得る効果がある。
れば、同一回路構成を有する複数のセルを組み合わせ、
且つ複数のセル間で共有可能な基本ゲート部分を共有化
することにより、レイアウト的に高集積化を図った高密
度セルを少なくとも一つ備えるように構成したので、高
密度セルを効果的に利用してレイアウトの高集積化を図
った半導体集積回路装置を提供し得る効果がある。
【００７６】請求項２記載の発明によれば、高密度セル
を、一つの共有可能な基本ゲート部分と、セルの主要部
分の複数とからなるように構成したので、高密度セルを
効果的に利用してレイアウトの高集積化を図った半導体
集積回路装置を提供し得る効果がある。
を、一つの共有可能な基本ゲート部分と、セルの主要部
分の複数とからなるように構成したので、高密度セルを
効果的に利用してレイアウトの高集積化を図った半導体
集積回路装置を提供し得る効果がある。
【００７７】請求項３記載の発明によれば、複数の高密
度セルを、全て同じ数のセルによって構成されるように
構成したので、高密度セルを効果的に利用してレイアウ
トの高集積化を図った半導体集積回路装置を提供し得る
効果がある。
度セルを、全て同じ数のセルによって構成されるように
構成したので、高密度セルを効果的に利用してレイアウ
トの高集積化を図った半導体集積回路装置を提供し得る
効果がある。
【００７８】請求項４記載の発明によれば、半導体集積
回路装置を、少なくとも２種類の高密度セルを備えるよ
うに構成すると共に、高密度セルの各種類を、異なる数
のセルによって構成したので、高密度セルをより効果的
に利用してレイアウトの高集積化を図った半導体集積回
路装置を提供し得る効果がある。
回路装置を、少なくとも２種類の高密度セルを備えるよ
うに構成すると共に、高密度セルの各種類を、異なる数
のセルによって構成したので、高密度セルをより効果的
に利用してレイアウトの高集積化を図った半導体集積回
路装置を提供し得る効果がある。
【００７９】請求項５記載の発明によれば、高密度セル
を、複数のフリップフロップセルを組み合わせると共に
フリップフロップセルにおけるクロックの波形整形バッ
ファ及び入力バッファを共有化するように構成したの
で、クロックの波形整形バッファ及び入力バッファを共
有化している分だけ、レイアウトの高集積化が図れ、従
って、高密度セルを効果的に利用してレイアウトの高集
積化を図った半導体集積回路装置を提供し得る効果があ
る。
を、複数のフリップフロップセルを組み合わせると共に
フリップフロップセルにおけるクロックの波形整形バッ
ファ及び入力バッファを共有化するように構成したの
で、クロックの波形整形バッファ及び入力バッファを共
有化している分だけ、レイアウトの高集積化が図れ、従
って、高密度セルを効果的に利用してレイアウトの高集
積化を図った半導体集積回路装置を提供し得る効果があ
る。
【００８０】請求項６記載の発明によれば、回路の接続
関係を記述するネットリストに基づいて、同一回路構成
を有する複数のセルをグループ化して抽出する工程と、
抽出したセルのグループを、該セルのグループと同一機
能を有する高密度セルに置き換える工程とを備えるよう
に構成したので、高密度セルを効果的に利用してレイア
ウトの高集積化を図った半導体集積回路装置を製造する
ことができる効果がある。
関係を記述するネットリストに基づいて、同一回路構成
を有する複数のセルをグループ化して抽出する工程と、
抽出したセルのグループを、該セルのグループと同一機
能を有する高密度セルに置き換える工程とを備えるよう
に構成したので、高密度セルを効果的に利用してレイア
ウトの高集積化を図った半導体集積回路装置を製造する
ことができる効果がある。
【００８１】請求項７記載の発明によれば、高密度セル
を、同一回路構成を有する複数のセルを組み合わせ、且
つ複数のセル間で共有可能な基本ゲート部分を共有化し
て構成したので、高密度セルを効果的に利用してレイア
ウトの高集積化を図った半導体集積回路装置を製造する
ことができる効果がある。
を、同一回路構成を有する複数のセルを組み合わせ、且
つ複数のセル間で共有可能な基本ゲート部分を共有化し
て構成したので、高密度セルを効果的に利用してレイア
ウトの高集積化を図った半導体集積回路装置を製造する
ことができる効果がある。
【００８２】請求項８記載の発明によれば、ネットリス
トに基づいて回路を構成する各セルの初期配置を行い、
その配置情報から互いに隣接して配置された同一回路構
成を有する複数のセルをグループ化して抽出するように
構成したので、初期配置の結果からセルのグループ化を
効率よく行うことが可能であり、従って、より高集積な
半導体集積回路装置を製造することができる効果があ
る。
トに基づいて回路を構成する各セルの初期配置を行い、
その配置情報から互いに隣接して配置された同一回路構
成を有する複数のセルをグループ化して抽出するように
構成したので、初期配置の結果からセルのグループ化を
効率よく行うことが可能であり、従って、より高集積な
半導体集積回路装置を製造することができる効果があ
る。
【００８３】請求項９記載の発明によれば、ネットリス
トに基づいて回路を構成する各セルの初期配置を行い、
その配置情報から、互いに離間して配置されており且つ
相互間の配置間距離が所定の距離以下である、同一回路
構成を有する複数のセルをグループ化して抽出するよう
に構成したので、初期配置の結果からセルのグループ化
を効率よく行うことが可能であり、従って、より高集積
な半導体集積回路装置を製造することができる効果があ
る。
トに基づいて回路を構成する各セルの初期配置を行い、
その配置情報から、互いに離間して配置されており且つ
相互間の配置間距離が所定の距離以下である、同一回路
構成を有する複数のセルをグループ化して抽出するよう
に構成したので、初期配置の結果からセルのグループ化
を効率よく行うことが可能であり、従って、より高集積
な半導体集積回路装置を製造することができる効果があ
る。
【００８４】請求項１０記載の発明によれば、ネットリ
ストに基づいて回路を構成する各セルの初期配置を行
い、その配置情報から、所定の配置段数内に配置された
同一回路構成を有する複数のセルをグループ化して抽出
するように構成したので、初期配置の結果からセルのグ
ループ化を効率よく行うことが可能であり、従って、よ
り高集積な半導体集積回路装置を製造することができる
効果がある。
ストに基づいて回路を構成する各セルの初期配置を行
い、その配置情報から、所定の配置段数内に配置された
同一回路構成を有する複数のセルをグループ化して抽出
するように構成したので、初期配置の結果からセルのグ
ループ化を効率よく行うことが可能であり、従って、よ
り高集積な半導体集積回路装置を製造することができる
効果がある。
【００８５】請求項１１記載の発明によれば、同一回路
構成を有する複数のセルを、入力信号別にグループ化し
て抽出するように構成したので、入力信号別にセルグル
ープの抽出を行うことが可能な半導体集積回路装置の製
造方法を提供し得る効果がある。
構成を有する複数のセルを、入力信号別にグループ化し
て抽出するように構成したので、入力信号別にセルグル
ープの抽出を行うことが可能な半導体集積回路装置の製
造方法を提供し得る効果がある。
【図１】 この発明の実施の形態１による半導体集積回
路装置を示す概略図である。
路装置を示す概略図である。
【図２】 高密度セルの一例を示す説明図である。
【図３】 図２におけるフリップフロップセル及び高密
度フリップフロップセルの配置領域について説明する説
明図である。
度フリップフロップセルの配置領域について説明する説
明図である。
【図４】 この発明の実施の形態１による半導体集積回
路装置の製造方法を示す全体フロー図である。
路装置の製造方法を示す全体フロー図である。
【図５】 フリップフロップセル及びインバータセルを
使用した論理回路の一例を示す回路図である。
使用した論理回路の一例を示す回路図である。
【図６】 図５に示す回路の接続関係を記述したネット
リストを示す図である。
リストを示す図である。
【図７】 高密度セル置換手段による高密度セルへの置
換方法を説明する流れ図である。
換方法を説明する流れ図である。
【図８】 セルグループの抽出方法を示す説明図であ
る。
る。
【図９】 高密度セルの置換及び接続関係の更新を行っ
たネットリストを示す図である。
たネットリストを示す図である。
【図１０】 図９に示すネットリストに対応する、高密
度フリップフロップセル及びインバータセルを使用した
回路の回路図である。
度フリップフロップセル及びインバータセルを使用した
回路の回路図である。
【図１１】 この発明の実施の形態２による高密度セル
置換手段による高密度セルへの置換方法を説明する流れ
図である。
置換手段による高密度セルへの置換方法を説明する流れ
図である。
【図１２】 この発明の実施の形態３による入力信号別
にセルグループの抽出を行う処理のフローチャートであ
る。
にセルグループの抽出を行う処理のフローチャートであ
る。
【図１３】 従来の半導体集積回路装置を示す概略図で
ある。
ある。
【図１４】 従来の半導体集積回路装置の製造方法を示
す流れ図である。
す流れ図である。
２ セル、３ 高密度セル、ａ１〜ａ１６ フリップフ
ロップセル。
ロップセル。
Claims (11)
- 【請求項１】 同一回路構成を有する複数のセルを組み
合わせ、且つ前記複数のセル間で共有可能な基本ゲート
部分を共有化することにより、レイアウト的に高集積化
を図った高密度セルを少なくとも一つ備えた半導体集積
回路装置。 - 【請求項２】 高密度セルは、一つの共有可能な基本ゲ
ート部分と、セルの主要部分の複数とからなることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 半導体集積回路装置は、複数の高密度セ
ルを備えており、該複数の高密度セルは、全て同じ数の
セルによって構成されることを特徴とする請求項１記載
の半導体集積回路装置。 - 【請求項４】 半導体集積回路装置は、少なくとも２種
類の高密度セルを備えており、該高密度セルの各種類
は、異なる数のセルによって構成されることを特徴とす
る請求項１記載の半導体集積回路装置。 - 【請求項５】 高密度セルは、複数のフリップフロップ
セルを組み合わせたものであり、該フリップフロップセ
ルにおけるクロックの波形整形バッファ及び入力バッフ
ァを共有化することを特徴とする請求項１から請求項４
のうちのいずれか１項記載の半導体集積回路装置。 - 【請求項６】 高密度セルを有する半導体集積回路装置
の製造方法において、回路の接続関係を記述するネット
リストに基づいて、同一回路構成を有する複数のセルを
グループ化して抽出する工程と、前記抽出したセルのグ
ループを、該セルのグループと同一機能を有する高密度
セルに置き換える工程とを備えることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項７】 高密度セルは、同一回路構成を有する複
数のセルを組み合わせ、且つ前記複数のセル間で共有可
能な基本ゲート部分を共有化して構成されることを特徴
とする請求項６記載の半導体集積回路装置の製造方法。 - 【請求項８】 ネットリストに基づいて回路を構成する
各セルの初期配置を行い、その配置情報から互いに隣接
して配置された同一回路構成を有する複数のセルをグル
ープ化して抽出することを特徴とする請求項６または請
求項７記載の半導体集積回路装置の製造方法。 - 【請求項９】 ネットリストに基づいて回路を構成する
各セルの初期配置を行い、その配置情報から、互いに離
間して配置されており且つ相互間の配置間距離が所定の
距離以下である、同一回路構成を有する複数のセルをグ
ループ化して抽出することを特徴とする請求項６または
請求項７記載の半導体集積回路装置の製造方法。 - 【請求項１０】 ネットリストに基づいて回路を構成す
る各セルの初期配置を行い、その配置情報から、所定の
配置段数内に配置された同一回路構成を有する複数のセ
ルをグループ化して抽出することを特徴とする請求項６
または請求項７記載の半導体集積回路装置の製造方法。 - 【請求項１１】 同一回路構成を有する前記複数のセル
を、入力信号別にグループ化して抽出することを特徴と
する請求項６から請求項１０のうちのいずれか１項記載
の半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193392A JPH1041475A (ja) | 1996-07-23 | 1996-07-23 | 半導体集積回路装置及びその製造方法 |
| US08/772,050 US5841157A (en) | 1996-07-23 | 1996-12-19 | Semiconductor integrated circuit including a high density cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193392A JPH1041475A (ja) | 1996-07-23 | 1996-07-23 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041475A true JPH1041475A (ja) | 1998-02-13 |
Family
ID=16307186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8193392A Pending JPH1041475A (ja) | 1996-07-23 | 1996-07-23 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5841157A (ja) |
| JP (1) | JPH1041475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5402940B2 (ja) * | 2008-11-28 | 2014-01-29 | 日本電気株式会社 | 再構成可能回路生成装置、方法およびプログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077609A (ja) | 1998-08-28 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| DE10159699A1 (de) * | 2001-12-05 | 2003-06-26 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177457A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | 半導体装置 |
| JP3074003B2 (ja) * | 1990-08-21 | 2000-08-07 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH05136125A (ja) * | 1991-11-14 | 1993-06-01 | Hitachi Ltd | クロツク配線及びクロツク配線を有する半導体集積回路装置 |
| US5313079A (en) * | 1992-06-22 | 1994-05-17 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| US5586319A (en) * | 1994-07-27 | 1996-12-17 | Vlsi Technology, Inc. | Netlist editor allowing for direct, interactive low-level editing of netlists |
| US5666288A (en) * | 1995-04-21 | 1997-09-09 | Motorola, Inc. | Method and apparatus for designing an integrated circuit |
| US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
-
1996
- 1996-07-23 JP JP8193392A patent/JPH1041475A/ja active Pending
- 1996-12-19 US US08/772,050 patent/US5841157A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5402940B2 (ja) * | 2008-11-28 | 2014-01-29 | 日本電気株式会社 | 再構成可能回路生成装置、方法およびプログラム |
| US8694948B2 (en) | 2008-11-28 | 2014-04-08 | Nec Corporation | Reconfigurable circuit generation device, method, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| US5841157A (en) | 1998-11-24 |
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