JPH04124855A - 半導体集積回路装置とそのレイアウト設計方法及びレイアウト設計装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、及びそのレイアウト設
計方法、並びにレイアウト設計装置に関する。

〔従来の技術〕

半導体集積回路装＠（例えばＬＳＩ）のレイアト設計方
式においては、その設計工数を削減する為に既存の設計
資産を利用して設計する方式として、「集積回路応用ハ
ンドブック、昭和５６年６月３０日、朝型書店発行、菅
野卓雄編４２頁〜４３頁」に記載のように、一般にはビ
ルディングブロック方式と呼ばれる。第２１図に示すよ
うなレイアウト方式が従来から採用されている。この方
式では、予め設計しライブラリに収納されている各種マ
スターセル１０７をとり出して第２１図のようにチップ
１０３上に配置し、その相互間を配線領域１０８で配線
することによって機能を実現する。（ここで、マスター
セルとは、論理回路中で何度も使われるゲートやフリッ
プフロップ等を一つの単位回路と考え、これらを予め設
計しておくものである。） この方式において、マスターセルは予め基本的論理機能
をもつものを複数種類設計しく例えばインバータ、ＮＡ
ＮＤ、ＮＯＲ，ＥＯＲ，フリップフロップ等の論理機能
毎に各種設計する）、これらをくり返し使用する為にラ
イブラリに収納しておく。これらのマスターセルは、種
類にかかわらず高さを一定寸法に規格化して設計してお
く為、第２１図のようにチップ上に配置できる。

この従来方式によれば、予め用意する各種マスターセル
は高密度にレイアウト設計される為、ゲートアレイと比
べて冗長な素子が生じず、実装密度の高いＬＳＩが実現
できる。又、既存の設計資産を用いないフルカスタムの
ＬＳＩと比較すると、設計工数が大幅に削減できる。

〔発明が解決しようとする課題〕

上記従来技術において、予め設計しておくマスターセル
１０７は、内部のレイアウトが規格化されており、マス
ターセル内の信号入出力位置もマスターセルの一辺にそ
って固定されているので。

マスターセル内の信号入出力位置に自由度が無い。

よって信号入出力位置が配線領域に面するように配置し
なければならず、また、マスターセル間を実現したい論
理に従って配線する為に十分な配線領域を確保してマス
ターセルを配置する必要があり、最近のゲート数の大き
いＶＬＳ　Ｉを高密度に集積して設計することは不可能
になってきている。

本発明の目的は、集積密度が高く且つ設計工数も大幅に
削減できる集積回路装置とそのレイアウト設計方法及び
レイアウト設計装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では、マスターセル
を予め複数種類用意しておき、該マスターセルをチップ
上に配置するＬＳＩのレイアウト設計方法において、前
記マスターセルの内部に、マスターセル内の素子に接続
されない信号配線を複数備えたものである。ここで、素
子とは、マスターセル内において所定の論理機能（例え
ば、インバータ等）を実現するためのトランジスタ、抵
抗等の素子という。

また、上記目的を達成するために、本発明のレイアウト
設計装置では、上記マスターセルを敷き詰め配置する手
段を有したものである。

〔作用〕

前記マスターセル内に、どの素子とも接続されない信号
配線を各マスターセルで共通の数を有するように複数個
含めて予め設計しておけば、後で各種マスターセルを配
置する際に前記信号配線を素子に接続することによって
マスターセルの信号入出力位置を自由に設定できる。こ
の為各種マスターセルを実現したい論理に従って配置す
る際、マスターセルを縦横すき間無く敷き詰めることが
可能となる。言い換えれば、周囲に隣接するマスターセ
ルからの信号入出力位置に応じてフレキシブルに信号入
出力位置を設定するための複数の信号配線をマスターセ
ル内に有しているので、マスターセル配置後にマスター
セル外部での配線を必要としない。

マスターセル内の素子に接続されない配線の数は、全体
の論理と用意しておくマスターセルの規模から予め最小
の数に設定され、マスターセルの内部は信号配線を含め
て面積上無駄の無いように高密度に予め設計される為、
本発明によるマスターセルを敷き詰め配置したＬＳＩチ
ップは、従来の配線領域を備えるビルディングブロック
方式に比入で大幅に集積密度が向上する。

また、大規模な専用集積回路を設計するにあたって、入
出力位置固定のマスターセルで本発明と同等の集積度を
得ようにとすれば、配置位置に応じて信号の入出力位置
の異なる膨大な種類のマスターセルを設計することとな
り、設計工数が非常に大きなものとなってしまう。−古
本発明によれば、少ない種類の汎用的なマスターセルを
設計するだけで、多種類のマスターセルを配置できるこ
ととなるので、設計時間を短縮できる。

さらに、本発明によれば、マスターセルを規則的に敷き
詰め配置し、実現したい論理の信号をマスターセル内部
の信号配線に割り当ててマスターセルの信号入出力位置
を決定してレイアウト配置を行えるので、後に記載する
ように計算機を用いた自動的なレイアウト設計が容易で
あり、設計時間短縮に更に貢献することができる。

〔実施例〕

本発明の一実施例を第１図により説明する。第１図（１
）は、本発明において予め各種設計しておくマスターセ
ルの一例を、便宜上論理シンボルを用いて説明する。マ
スターセル１０１の内部には、論理機能を実現する素子
の他に、素子に接続されない信号配線１０２が６本備え
られている。

これらのマスターセルは、例えばインバータ。

ＡＮＤ、ＮＡＮＤ、ＮＯＲ，ＥＯＲ，フリップフロップ
等の各種論理機能毎に設計するが、マスターセルの高さ
は一定とし、前記素子に接続されない配線は数と縦方向
の位置を共通に設計しておく。

これら予め設計した各種マスターセルは、例えばライブ
ラリに収納しておき、第１図（３）に示すように実現し
たい論理に従ってライブラリからとり出してチップ１０
３上に敷き詰め配置される。

その後第１図（４）に示すようにマスターセル１０１の
内部にコンタクト１０４や配線の一部１０５が追加され
て所望の論理を実現するレイアウトパターンが完成する
。

この例では、マスターセルや１０１の入出力信号位置を
設定できる信号配線の数は６本であるが、この数は任意
でよく、実現したい論理やマスターセルの規模に応じて
最適の数に設定しておく。また、この例のマスターセル
は横方向接続の信号配線しか備えていないが、縦方向接
続配線を備えていてもよく、第１図（２）に示すように
両方向の接続配線を備えていても良い。

マスターセル１０１は、内部に無駄な面積が生じないよ
うに素子及び配線が高密度に設計されている。（例えば
信号配線１０２は論理機能を持つ素子の上に重なっても
よい。）このためマスターセルの外部に配線領域を設け
る場合に比べて大幅に集積度が高くできる。

また、チップ面積を有効に利用し、設計時間も短縮する
ＬＳＩのレイアウト手法として、第２２図に示すように
大規模なセル１０９を予め専用設計してライブラリ化し
ておき、この大規模なセル１０９（以下マクロセルと称
す）をチップ１０３上に配置するマクロセル方式が知ら
れているが、マイクロプロセンサー等の高速処理が必要
な大規模集積回路では例えば５万個程度のトランジスタ
を一つのマクロセルとして高密度に設計する必要がある
為、マクロセルの設計に膨大な時間を必要としてきた。

本発明の設計方法によれば、前述したように高集積レイ
アウトを短時間に設計できる為、前記マクロセルの設計
に応用すれば非常に設計効率が良い。具体的には、高速
マイクロプロセッサの整数演算ユニットをマクロセルと
して１０万個程度のトランジスタで構成する場合、本発
明を応用することによって、インバータ、ＮＡＮＤ、Ｎ
ＯＲ。

ＥＯＲ，ＥＮＯＲ，ラッチ等の機能の種類毎に２個〜最
大３０個程度のトランジスタで構成されるマスターセル
１０１をわずか３０種程度予め設計するだけで、上記マ
クロセル１０９が構成できる。

これによりマクロセルを人手で設計する場合に比へて、
同程度の集積密度を確保しながら設計期間を５０％以下
に減少できる。

次に、本発明にＤ　Ａ　（Ｄｅｓｉｇｎ　Ａｕｔｏｍａ
ｌｉｏｎ）を適用した場合について、マクロセルのレイ
アウト設計を例にとって述ｌ・る。

第２図に、本発明の一実施例のＤＡ平手法基本概念を示
す。まず第２図（１）に示すように予めマスターセル１
０１を各種レイアラｌ−３計して計算機に登録しておき
、計算機デイスプレー等に表示されたマクロセルの論理
図１０６上で、どの部分をどの種類のマスターセルでレ
イアウトするかを設計者が対話的に指示すると、第２図
（２）に示すように、計算機が自動的にマスターセルの
レイアウトを配置し、マスターセル内にコンタクト１０
４や配線の一部１０５を追加してマクロセルの論理を実
現するレイアウトパターンをデイスプレー等の出力装置
に表示する。

以下、ＤＡの手法、及びＤＡに用いる設計装置について
詳細に説明する。

ここでは、マイクロ・プロセンサーの中央処理ユニット
ＣＰＵのようにビット毎に論理が繰り返されるビットス
ライス型のマクロセルを設計する場合を例にする。特に
３２ビツトのＣＰＵを取り上げる。

第３図に本発明の一実施例のレイアウト設計装置のシス
テム構成図を示す。図示のように、本装置は中央演算処
理装置ＣＰＵ２０３とメモリ２０４とグラフィックデイ
スプレー２０１とデータ入力手段２０２とこれらを接続
する信号バス２０５とを含んで構成される。なお、グラ
フィックデイスプレー２０１は、デイスプレーに限らず
、プロッタ、プリンタ等の図形情報を出力できる出力装
置であってもよい。

以下、レイアウト設計に適用した場合を例にとって詳細
な構成について説明する。

ＣＰＵ２０３はレイアウト図面編集部、論理図面編集部
、マスターセル割り当て部、マスターセル配置位置決定
部、マスターセル・モデファイ部、および不要パターン
削除部を含んで構成されている。これら各部の機能はそ
れぞれプログラムによって実現される。また、メモリ２
０４は論理図面の図形情報が格納される論理図面テーブ
ル、レイアウト図の図形情報が格納されるレイアウト図
面テーブル、論理図面に関する論理的な接続情報が格納
される論理接続情報テーブル、マスターセルを論理図上
で割り当てた情報が格納されるマスターセル割り当て情
報テーブル、マスターセルを自動配置する際に用いるス
リット・テーブル、およびマスターセルをモデファイす
る際に用いるマスターセルモデファイ用テーブルを含ん
で構成されている。グラフインクデイスプレー２０１は
ＣＰ　Ｌ”　２０３から送られる図形または文字情報を
表示する。データ入力手段２０２はマスターセルのレイ
アウト図形情報を入力したり、論理図上でマスターセル
を割り当てるための図形情報を入力するものであり、例
えばタブレットやマウスなどのポインテングデバイス、
キーボードまたはこれらを組み合わせたものより構成さ
れる。

まず、レイアウト図面編集部の機能について説明する。

この機能を使用して、夫々別の機能をもった複数種類の
マスターセルのレイアウト図を作成する。データ入力手
段２０２から入力されるレイアウト図形情報はＣＰＵ２
０３のレイアウト図面編集部に取り込まれる。レイアウ
ト図面編集部は入力されたレイアウト図形情報を予め設
定されている処理プログラムにしたがって加工し、前記
レイアウト図面テーブルに格納する。本テーブルは図形
の頂点座標情報やその図形が有する属性すなわちマスク
属の種類（例えばポリシリコン層、拡散層、アルミ層な
ど）や表示色などの情報を含んている。第４図に、レイ
アウト図面編集部に入力するレイアウト図形の例を、イ
ンバータ（信号反転回路）の機能を持つマスターセルの
レイアウトの例で示す。図示のように、インバータの機
能を実現するレイアウト（上下の電源用νＣＣ３０３と
アースＧＮＤ３０４のパターンを含む）の他にアルミ１
層の信号配線３０１のパターンを上下に２本づつ内蔵し
ている。またインバータ回路の入出力信号は縦方向のア
ルミ２層パターン３０２にしている。３０５は、マスタ
ーセル・モディファイ部で入出力信号をどこに出すかを
決定してレイアウトにコンタクト層のパターンを追加す
るためのコンタクトパターン配置候補であり、３０６は
、アルミ１層のパターンを追加するためのアルミ１層パ
ターン配置候補である。レイアウト図面編集部ではデー
タ入力手段２０２で入力されたコンタクトパターン配置
候補及びアルミ１層パターン配置候補の情報も、レイア
ウト図面テーブルに格納しておく。

３０７：ま、マスターセルをマスターセル百己置位置決
定部で自動配置する場合に使用する蛯形状のマスターセ
ル枠である。レイアウト図面編集部ではデータ入力手段
２０２で入力された矩形状のマスターセル枠の情報も、
レイアウト図面テーブルに格納しておく。３０８は、マ
スターセルの種類別に割りあてたマスターセル名称であ
って、この例テハインバータの機能を持つマスターセル
の名称を表している。レイアウト図面編集部ではデータ
入力手段 ２０２で入力されたマスターセル名称も、レイアウト図
面テーブルに格納しておく。

次に、論理図面編集部の基本機能について説明する。こ
の機能を使用して、マクロセル全体の論理図、及びマス
ターセルの論理図を作成する。

マスターセルの論理図は、レイアウト図面編集部で作成
したマスターセルのレイアウトと１対ｌに対応づけて作
成する。予め計算機内に登録されているインバータ素子
のシンボル名称、その配置場所情報、配線情報、及びマ
スターセルの多信号配線に割り当てるマスターセル信号
名が入力されると、グラフィックデイスプレー２０１に
第５図（１）のように論理図面が表示されると同時に、
素子シンボル４０１に関してはマスターセル素子識別名
４０２とその配置場所情報、配線に関してはその頂点座
標情報及びマスターセル信号名４０３などが論理図面編
集部によって論理図面テーブルに格納される。また、第
５図（２）に示すように、どのような機能を持つどんな
素子（それぞれ素子種４０４とマスターセル素子識別名
４０２で表現）がどんなマスターセル信号名４０３に接
続されているかを表す論理的な接続情報が論理接続情報
テーブルに格納される。

マクロセル全体の論理図もマスターセルの論理図と同様
に作成する。素子のシンボル名称、配線場所、配線情報
、セル信号名が入力されると、グラフィックデイスプレ
ー２０１に第６図（１）のようにマクロセルの論理図面
が表示されると同時に、素子シンボル５０１に関しては
セル素子識別名５０２とその配置場所情報、配線に関し
てはその頂点座標情報及びセル信号名５０３などが論理
図面編集部によって論理図面テーブルに格納される。ま
た、第６図（２）に示すように、素子種５０４とセル素
子識別名５０２とセル信号名５０３が論理接続情報デー
プルに格納される。

次にマスターセル割り当て部の基本機能について説明す
る。まず、デイスプレー２０１に表示された第６図（１
）のマクロセル全体の論理図面上で、論理のどの部分に
どのマスターセルを割り当ててレイアウトを行なうかを
入力する。入力はデータ入力手段２０２で第７図（１）
に示すようにマスターセルの割り当て矩形６０１と割り
当て矩形識別名称６０２、及びマスターセルの種類別に
割りあてたマスターセル名称３０８を入力する。

マスターセル割り当て部では、入力された割り当て矩形
の左下点のＸ、Ｙ座標と右上点のＸ、Ｙ座標を割り当て
矩形の識別名称６０２及び、マスタセル名称３０８を付
けて第８図に示したマスターセル割り当て情報テーブル
に格納する。また、マスターセル割り当て部では、各割
り当て組形内に存在する素子に関する接続情報を、マク
ロセル全体の論理図から割り当て矩形毎に切りだす為に
、第６図（２）に示したマクロセル全体の論理接続情報
テーブルの素子識別名５０２に、割り当て矩形識別名称
６０２を付けて、論理接続情報デープルに格納する（第
７図（２））。さらにマスターセル・モディファイ部で
の処理のために、各マスターセル割り当て矩形６０１の
左右の辺を横切る信号５０３を第９図に示した切り口信
号テーブルに格納する。このテーブルの各列（工・〜■
８０１は第７図の３つのマスターセル割り５矩形６０１
の左右の領域を表している。

次に、マスターセル配置位置決定部の基本機能について
説明する。第７図（１）で示したようにマクロセル全体
の論理図上で割り当てたマスターセルを、マスターセル
配置位置決定部では、自動的に敷き詰めてマスターセル
の配置位置を決定する。

第７図（１）のマクロセル全体の論理図上で割り当てた
マスターセル割り当て矩形の並びは、論理図上の任意の
位置に人手で入力した為、ビット方向と直角方向に並ぶ
割り当て矩形の位Ｔが互いにずれている。また、レイア
ウト上の１ピツ１へあたりのマスターセルの高さは一定
としているが、論理図上でのマスターセル割り当て矩形
は、人手で入力している為微妙に大きさが違うものとな
っている。しかし、セル全体の論理図がビットスライス
型でビット方向にくりかえし同じような論理が現れるた
めに、マスターセル割り当て矩形は第１０図（１）のよ
うに、ビット方向と直角な方向にほぼ一列に並ぶ。そこ
で、マスターセル配置位置決定部では、次の手順（第１
１図に手順を示す）でマスターセルを配置する。

（Ｓ２）マスターセル割り当て情報テーブルに格納され
ているマスターセル割り当用矩形の左下点のＸ、Ｙ座標
と右上点のＸ、Ｙ座標から第１０図（１）に示すように
論理図面を水平方向のスリット９０１に分割し、第１０
図（２）スリットテーブルのように幅の大きい順にスリ
ット９０１をソートする。９０２はスリットをソートす
る為のスリット番号、９０３はスリットの幅の大きさの
順を示すソート番号である。

（Ｓ２）３２ビツトのＣＰＵであることからソートされ
たスリットの中から大きい順に３２個を取り出す。

（Ｓ３）（Ｓ２）で取り出した各スリットに含まれるマ
スターセル割り５矩形６０１を見付け、これをレイアウ
ト上同一ビットに配置する。この際、第８図に示したマ
スターセル割り当て情報テーブル中のマスターセル名称
３０８と同じ名称を持つマスターセルのレイアウト情報
で、マスターセルの配置を行う。

（Ｓ４）注目しているビットに含まれるマスターセルを
論理図上の左右関係を保存して例えば左から順に隙間無
く詰め込んでゆく。レイアウト図面編集部で作成した全
てのマスターセル枠３０７は矩形に設計しである為、マ
スターセル枠３０７の左下点Ｘ座標と、各マスターセル
枠３０７の横幅から配置位置が決定される。第１２図に
その結果を示す。複数ビットに渡る縦長のマスターセル
が混在する場合も同様に処理する。

次にマスターセル・モディファイ部の基本機能について
説明する。

第１２図に示したマスターセルレイアウトの１ビツト目
を階層展開した結果を第１３図に示す。

第４図と同一物には同一番号を付しである。なお、コン
タクトパターン配置候補３０５及びアルミ−層パターン
配置候補３０６は、図面の煩雑化を避ける為に省酩して
いる。また１２０１は、図面を簡略化する為の、インバ
ーター素子パターンの省略範囲を示している。

このままでは、インバータの機能を実現するトランジス
タの入出力信号の縦方向パターン３０２はどこにも接続
されていないため、マスターセル・モディファイ部はつ
ぎに示す処理手順（第１４図）にしたがってコンタクト
やアルミ１層のパターンを追加して所望論理を実現する
。

（Ｓｌ）信号配線３０１のパターンにマクロセル論理図
の信号名を割り当てる。第１５図に示した信号配線割り
当て用テーブルの各列は第９図の切り口信号テーブルと
同様に論理図上のマスターセル割り当て矩形６０１の左
右の領域８０１を表している。またこのテーブルの各行
は４本の信号配線を表している。切り口信号テーブルに
書き出された信号名をこの信号配線割り当て用テーブル
の空欄に書き込む。書き込むべき列は信号テーブルの列
によって決まり、書き込むべき行はつぎの手順で決める
。

（Ｓｌｌ）切り口信号テーブルで最も外側の列の信号は
ＣＰＵセルの外部との境界になることから、その位置は
ＣＰＵセルの外部の信号の位置で決まってしまう。そこ
で、まず最も外側の列の信号を書き込む。ただし切すロ
信号テーブルで同一信号名が複数列に現われる場合には
信号配線割り当て用テーブル上でも該当する列に書き込
む。信号配線３０１は直線であることから書き込む行は
最も外側の列の行と一致させる。もしも上記処理中、信
号配線割り当て用テーブル上で異なる信号を同一欄に書
き込もうとした場合には外部との境界になる信号の位置
が悪いことからその位置を変更して再度割り当て操作を
行なう。

（Ｓ　１２）残りの信号を信号配線割り当て用テーブル
上で空いている行に割り当てる。ここで、既に書き込ま
れた欄に隣接した左右の欄は異なった信号を書き込むこ
とができない。信号を書き込んだ場所にアルミ１層のパ
ターンを配置することになるが、左右に隣接した欄に異
なる信号を割り当てると一つのパターンに異なった２つ
の信号を付けることになるからである。割り当てが失敗
した場合には、割り当て方を総当たり的に変えてみるが
、最終的に失敗した場合にはマスターセル・モディファ
イは不可能となる。

（Ｓ２）信号配線割り当て用テーブルで信号名が書き込
まれている個所のアルミ１層のパターン候補３０６を実
パターンに変換（アルミ層パターンを補充）する。

（Ｓ３）各マスターセルの入出力信号の縦方向レイアウ
トパターン３０２にセル論理図の信号名を割り当てる。

（Ｓ３１）第４図示したマスターセルのパターン図は第
５図（１）のマスターセル論理図と１対１に対応じてい
るので、第１３図においてマスク−セルの入出力信号の
縦方向レイアウトパターン３０２に第７図に示すマクロ
セル全体論理図の信号名５０３を割り当てることは、第
５図におけるマクロセル信号名４０３のうちの素子入出
力部の信号名と、第７図におけるマクロセル信号名５０
３のうちの素子入出力部の信号名との対応をとること（
例えばｅとＣ；を対応づけること）である。以下その方
法を説明する。信号をノードにし、信号の向きをブラン
チの向きにして有向グラフでそれぞれの論理図を表現す
る。第１６図（１）は第５図の論理図を、また第１６図
（２）は第７図の割り当て矩形Ｚ２内の論理に対応じて
いる。計算機内部では第１７図（１）（２）のテーブル
に、注目する信号のブランチ数、隣接するノードの信号
名と隣接するノード間のブランチ上の素子の種類、それ
に注目する信号が隣接する信号のソース（ＳＯ）がシン
ク（Ｓｌ）の情報をそれぞれ書き込んで、第１６図のそ
れぞれのグラフを記憶する。

（Ｓ３２）ブランチ数、隣接ノード間ブランチ上の素子
の種類、それにソースかシンクかの情報を使って、この
３つの値が等しい信号をそれぞれのテーブルから見つけ
、グループ分けする。ただし、２つのテーブルの信号で
３つの値が等しいものは同一グループとする。第１７図
（１）（２）の例ではＴ５とＳ５、Ｔ６とＳ４がそれぞ
れ同一グループＧ１とＧ２になる。

（Ｓ３３）２つのテーブルで同一グループ名を持つ信号
がそれぞれ一個ずつの場合は、対応づけが済んだことに
なる。例てはＴ５とＳ５、Ｔ６とＳ４が対応づけられる
。対応づけが済めば各テーブルの隣接信号欄に対応信号
名を記入する。対応づけられない信号が残っている場合
は（Ｓ３４）へ。

（Ｓ３４）２つのテーブルで同一グループ名を持つ信号
群に注目し、隣接信号の対応信号名と対応済み隣接信号
の数で対応づけの処理を行なう。

対応づけられた場合は各テーブルの隣接化ぞ欄に対応信
号名を記入する、 （Ｓ３５）（Ｓ３４）の処理を繰り返す。対応づけられ
る信号が新たに発生しない場合は（Ｓ４）（Ｓ４）同じ
マクロセル論理信号名が割り当てられている信号配線の
パターン３０１と素子の入出力信号の縦方向のパターン
３０２の交差する個所に存在するコンタクト候補３０５
を実パターンに変換（コンタクト層パターンを補充）す
る。

第１８図に上記処理でモディファイした結果を示す。１
７０１は補充したアルミ層実パターン、１７０２は補充
したコンタクト層パターンを示す。

なお、上記した実施例では、マスターセルを横方向に配
置してモディファイする説明をしたが、縦方向に配置し
てモディファイする場合も全く同様に処理することがで
きる。

最後に不要パターン削除部の基本機能について説明する
。マスターセルは隣にどんなマスターセルが配置される
か分からないことから、マスターセル枠付近は領域的に
十分な余裕をもって設計している。そこで、第１８図の
ようにマスターセルをモディファイした後、マスターセ
ルが隣接する付近に生しる不要パターンを次の処理手順
（第１９図）で削除する。（隣接するマスターセル相互
の、距離を縮める。） （Ｓｌ）第２０図のように各マスターセルｚ２と７３と
でマスク層毎にその層に属する全てのパターンを完全に
包含する面積最小な矩形プロテクション領域の情報を作
成する。ただし、電源、アースと信号配線のパターンが
属するアルミ１層に関しては例外的に信号配線だけに限
定し、しかもパターン毎に（モディファイで追加したパ
ターンもバス配線の一部とみなす）プロテクション領域
を作成する。さらに、互いに接触するプロテクション領
域は無視する９第２０図ではアルミ１層プロテクション
領域１９０１　（第１８図の四角形ＡＢＣＤ）（他に６
つの領域が作成されるが、３組みともマスターセルの境
界で接触するので無視する）、コンタクト層プロテクシ
ョン領域１９０２（第１８図の四角形ＥＦＧＨ）アルミ
２層プロテクション領域１９０３　（第１８図の四角形
Ｉ　Ｊ　Ｋ　Ｌ　）を作成する。

（Ｓ２）各プロテクション領域毎に現在の間隔１ｉ　（
１９０４）と設計規則上の間隔Ｌ　ｉ　（１９０５）を
求める。

（Ｓ３）つぎの式で２つのマスターセルが近寄れる距離
りを求める。

Ｄ＝ＭＡＸ　（１１−Ｌｌ） ユ （Ｓ３）右側のマスターセルの原点１８を左側にＤだけ
移動させる。

また、信号配線に関しては、最終的に使用しないパター
ンが残る場合がある。これは、第１５図のテーブル上で
行方向に連続して空欄が現われたことにより判断でき、
このようなパターンは不要な容量を作る原因になるので
、データを削除しても良い。

このようにして作成されたレイアウトパターンは、グラ
フィックデイスプレー２０１上にレイアウト図形として
表示される。

以上のようにＤＡを取り入れて本発明のレイアウト設計
を行うことによって、高密度なレイアウト設計を更に短
時間で行うことが可能になる。

本発明の提案するレイアウト設計によって設計される半
導体集積回路装置は、論理機能毎に共通の素子レイアウ
トに設計され、内部にマスターセル間を接続する信号配
線を有するマスターセルが縦横隙間無く敷き詰められ、
少なくとも２方向に接続して配置されている回路部（例
えばマクロセル等）を有する。前記マスターセル間を接
続する信号配線は、マスターセル内にレイアウト設計さ
れたＮＡＮＤ、ＮＯＲ，フリップフロップ等の論理ブロ
ックを接続する信号配線であるが、この論理ブロック間
の信号配線は、所定の方向に布線された第１の配線層の
配線と、この第１の配線層の配線とコンタクトで接続さ
れ論理ブロックの素子に直接接続される第２の配線層の
配線で構成される。更に、第１８図に示したマスターセ
ルのレイアウトかられかるように、マスターセル配線後
における電源線若しくは接地線は、論理ブロック間を接
続する所定の配線層信号配線の間に、同一配線層の配線
を用いて、布線される。

この半導体集積回路装置においては、前述した設計手法
がとれる為、少ない種類の汎用マスターセルを敷き詰め
てから、周囲のマスターセルとの関係に応じてマスター
セルの入出力の位置を自由に決定することができ、設計
に要する期間は、短くてすむ。また、設計効率が良いに
もかかわらず、従来のビルデイグブロック方式等でレイ
アウト設計を行なったＬＳＩに比べ集積度が高くでき、
全ての論理ブロックどうしの間隔を論理ブロック自身の
幅よりも小さくしたマクロセル等の内部回路を有する半
導体集積回路装置も実現できる。

このような半導体集積回路装置は、コンパクトかつ高性
能で、設計時間も短い。

以上、半導体集積回路装置のレイアウト設計についての
み述べてきたが、本発明は、既存の設計資産を利用する
図形パターンのレイアウト設計全般（例えば特定機能を
有するプリント基板の一部を予め用意しておく場合等）
に広く適用できる。

〔発明の効果〕

本発明のレイアウト設計によれば、集積密度が高く高性
能な半導体集積回路装置を短期間で設計することができ
る。

【図面の簡単な説明】

第１図は本発明の設計方法の一実施例を示す図。 第２図は本発明ＤＡの手法の一実施例を示す図、第３図
は本発明のレイアウト設計支援装置の一実施例を示すシ
ステム構成図、第４図はマスターセルのレイアウト図形
の例、第５図はマスターセルの論理図の例、第６図はマ
クロセル全体の論理図の例の一部、第７図はマクロセル
全体の論理図にマスターセルを割り当てた図、第８図は
マスターセル割り当て情報テーブルの例、第９図は切り
口信号テーブルの例、第１０図はマスターセルを割り当
てたマクロセル全体の論理図をスリット分割した例、第
１１図はマスターセル配置処理手順、第１２図はマスタ
ーセルレイアウトの配置例、第１３図はマスターセルレ
イアウト配置の詳細図、第１４図は自動モディファイ処
理手順、第１５図は信号配線割り当て用テーブルの例、
第１６図は論理図のグラフ表現、第１７図はグラフを表
すテーブルの例、第１８図はモディファイ後のマスク−
セルレイアウトの配置例、第１９図は不要部分削除処理
手順、第２０図はマスク層毎のプロテクション領域の例
、第２１図は従来のＬＳＩレイアウト設計方式であるビ
ルディングブロック方式を示す図、第２２図はマクロセ
ル方式を示す図である。 １０１・・・マスターセル、１０２・・・素子に接続さ
れな（１信号配線、１０３・・・チップ、１０４・・・
コンタ第 図 第 図 第 図 第 図 接続信号名 接続信号名 第 図 素子識別名 素子種 入力端子　　　　出力端子 接続信号名　　　接続信号名 議別名称 第 図 接続信号名 接続信号名 第 図 名称 点座標 点座標 第 図 第 図 ν０２ 第 図 第 図 第 図 第 図 第 図 第 図 α１ 第 図 信号名 番号 数 信号名 信号名 信号名 番号 数 信号名 信号名 隣接信号棟 第 図 第 図 第 図 ＬＩ７ 第 図

Claims (1)

1. 【特許請求の範囲】 １、マスターセルを予め複数種類用意しておき、該マス
   ターセルをチップ上に配置するＬＳＩのレイアウト設計
   方法において、前記マスターセルの内部に、マスターセ
   ル内の素子に未接続の信号配線を複数備えたことを特徴
   とするレイアト設計方法。 ２、請求項第１項記載のレイアウト設計方法において、
   前記マスターセルを配置した後に、前記素子に未接続の
   複数の信号配線のうちの少なくとも１つを、マスターセ
   ル内の素子に接続することを特徴とするレイアウト設計
   方法。 ３、請求項第２項記載のレイアウト設計方法において、
   前記マスターセルを配置した後に、前記素子に未接続の
   複数の信号配線のうちの少なくとも１つに、異なつたマ
   スターセルで同一信号を割り当てられた信号配線は同一
   Ｘ座標あるいは同一Ｙ座標を持つように信号を割当て、
   信号を割り当てたマスターセル内の素子に未接続の信号
   配線を、マスターセル内の素子に接続することを特徴と
   するレイアウト設計方法。 ４、マスターセルを予め複数種類用意しておき、該マス
   ターセルをチップ上に配置するＬＳＩのレイアウト設計
   方法において、前記マスターセルの内部に、マスターセ
   ルの信号入出力位置の候補を複数箇所備えたことを特徴
   とするレイアウト設計方法。 ５、請求項第４項記載のレイアウト設計方法において、
   前記マスターセルを配置した後に、前記マスターセルの
   信号入出力位置の候補の少なくとも１箇所に、マスター
   セルの信号入出力位置を定めることを特徴とするレイア
   ウト設計方法。 ６、マスターセルを予め複数種類用意しておき、該マス
   ターセルをチップ上に配置するＬＳＩのレイアウト設計
   方法において、前記マスターセルを敷き詰めて配置した
   後に、隣接するマスターセル間の接続点を複数の箇所か
   ら決定することを特徴とするレイアウト設計方法。 ７、マスターセルを予め複数種類用意しておき、該マス
   ターセルをチップ上に配置するＬＳＩのレイアウト設計
   方法において、前記マスターセルを敷き詰めて少なくと
   も２方向に接続して配置することを特徴とするレイアウ
   ト設計方法。 ８、請求項第７項記載のレイアウト設計方法において、
   設計規則上詰め込み可能な部分を抽出してレイアウトパ
   ターン同士を近づけることを特徴とするレイアウト設計
   方法。 ９、マスターセルを予め複数種類用意しておき、該マス
   ターセルをチップ上に配置するＬＳＩのレイアウト設計
   方法において、前記マスターセルを配置した後に、マス
   ターセル内部にコンタクト若しくは配線のパターンを追
   加することを特徴とするレイアウト設計方法。 １０、請求項第９項記載のレイアウト設計方法において
   、信号配線の端部にセル枠に到達する長さの配線のパタ
   ーンを前記マスターセル内部に追加することを特徴とす
   るレイアウト設計方法。 １１、請求項第９項記載のレイアウト設計方法において
   、前記マスターセル内部にコンタクト若しくは配線のパ
   ターンを追加した後に、論理を実現するためには不要な
   レイアウトパタンを削除することを特徴とするレイアウ
   ト設計方法。 １２、マスターセルを予め複数種類用意しておき、該マ
   スターセルをチップ上に配置するＬＳＩのレイアウト設
   計方法において、所望の論理を構成する回路の論理図上
   に、前記マスターセルを割り当てて、前記論理図上のマ
   スターセルの位置情報に基づいてマスターセルのレイア
   ウトパターンを配置することを特徴とするレイアウト設
   計方法。 １３、マスターセルをチップ上に配置するＬＳＩのレイ
   アウト設計方法において、 前記マスターセル内の素子に未接続の信号配線を内部に
   複数備えたマスターセルを予め論理機能毎に複数種類用
   意し、 所望の論理を構成する回路の論理図上に、前記複数種類
   のマスターセルを論理機能に応じて一旦割り当てた後、
   前記論理図上の位置情報に基づいて上下及び左右方向に
   位置の修正を行なうことによつてマスターセルを敷き詰
   めて配置し、 前記マスターセル内部にコンタクト若しくは配線のパタ
   ーンを追加することによつて、前記素子に未接続の信号
   配線を素子に接続し、かつ前記マスターセル間の接続を
   行なうことを特徴とするレイアウト設計装置。 １４、データ入力装置と、処理装置と、出力装置とを備
   えたＬＳＩのレイアウト設計装置において、前記出力装
   置は、前記データ入力装置から入力される素子に未接続
   の信号配線を複数備えたマスターセルのレイアウト情報
   に基づいて、素子に接続されない信号配線を複数備えた
   マスターセルのレイアウト図形を出力する手段を備えた
   ことを特徴とするレイアウト設計方法。 １５、データ入力装置と、処理装置と、出力装置とを備
   えたＬＳＩのレイアウト設計装置において、前記処理装
   置は、前記データ入力装置から入力された複数箇所に信
   号入出力位置の候補を備えたマスターセルのレイアウト
   情報に、信号入出力位置のレイアウト情報を付加する手
   段を備え、前記出力装置は、前記信号入出力位置のレイ
   アウト情報を付加したマスターセルのレイアウト図形を
   出力する手段を備えたことを特徴とするレイアウト設計
   装置。 １６、データ入力装置と、処理装置と、出力装置とを備
   えたＬＳＩのレイアウト設計装置において、前記処理装
   置は、前記データ入力装置から入力される論理機能毎に
   設計されたマスターセルの所望の論理を構成する回路の
   論理図上に割り当てた位置情報に基づいて、前記マスタ
   ーセルを敷き詰めて配置する手段を備え、前記出力装置
   は、前記マスターセルを敷き詰めて配置したレイアウト
   図形を出力する手段を備えたことを特徴とするレイアウ
   ト設計装置。 １７、論理機能毎に所定の素子レイアウトに設計した複
   数種類のマスターセルをチップ上に配置した回路部を備
   えた半導体集積回路装置において、前記回路部は、前記
   マスターセルが縦横隙間無く敷き詰められ少なくとも２
   方向に接続して配置されていることを特徴とする半導体
   集積回路装置。 １８、論理機能毎に所定のレイアウトパターンを有する
   論理ブロックがチップ上に配置される回路部を備えた半
   導体集積回路装置において、第１の配線層を用いて、前
   記論理ブロック間を接続するための信号配線を所定方向
   に布線し、第２の配線層を用いて、前記第１の配線層と
   第２の配線層を接続するためのコンタクトと、前記論理
   ブロックの素子とを直接接続する信号配線を布線したこ
   とを特徴とする半導体集積回路装置。 １９、論理機能毎に所定のレイアウトパターンを有する
   論理ブロックがチップ上に配置される回路部を備えた半
   導体集積回路装置において、前記回路部は、全ての論理
   ブロック間の間隔が、論理ブロック自身の幅よりも小さ
   いことを特徴とする半導体集積回路装置。 ２０、論理機能毎に共通のレイアウトパターンを有する
   論理ブロックがチップ上に配置される回路部を備えた半
   導体集積回路装置において、電源線、若しくは接地線は
   、前記論理ブロック間を接続する所定の配線層を用いた
   信号配線の間であつて、前記信号配線と同一配線層の配
   線を用いて、布線されることを特徴とする半導体集積回
   路装置。