JPH0210869A - 半導体装置 - Google Patents
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- JPH0210869A JPH0210869A JP63162156A JP16215688A JPH0210869A JP H0210869 A JPH0210869 A JP H0210869A JP 63162156 A JP63162156 A JP 63162156A JP 16215688 A JP16215688 A JP 16215688A JP H0210869 A JPH0210869 A JP H0210869A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11898—Input and output buffer/driver structures
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- Oscillators With Electromechanical Resonators (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置技術に関し、例えば、マスタスラ
イス方式によって作成される半導体装置に適用して有効
な技術に関するものである。
イス方式によって作成される半導体装置に適用して有効
な技術に関するものである。
マスタースライス方式によって作成される半導体装置、
例えば、ゲートアレイについては、日経マグロウヒル社
発行、「日経マイクロデバイス」１９８６年９月号Ｐ６
５〜Ｐ８０に記載があり、高機能化するＣ Ｍ ＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）ゲートアレイ
について解説されている。
例えば、ゲートアレイについては、日経マグロウヒル社
発行、「日経マイクロデバイス」１９８６年９月号Ｐ６
５〜Ｐ８０に記載があり、高機能化するＣ Ｍ ＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）ゲートアレイ
について解説されている。
ところで、第４図に示すように、ゲートアレイノ人出力
回路（Ｉｌｏ） セル、！ ０．２１と、Ｉ１０セル２
０．２１に対応したポンディングパッド（以下、パッド
という）２２．２３に接続された水晶振動子２４とを用
いて発振回路を構成する場合、発振回路の増幅回路部で
ある発振用インバータ回路２５は、トランジスタのサイ
ズが小さくとも大きな利得が得られるという理由から、
内部セルアレイ領域のトランジスタと同じ構造、すなわ
ち、静電破壊対策などのなされていない入力回路素子領
域２６のトランジスタを用いて構成していた。
回路（Ｉｌｏ） セル、！ ０．２１と、Ｉ１０セル２
０．２１に対応したポンディングパッド（以下、パッド
という）２２．２３に接続された水晶振動子２４とを用
いて発振回路を構成する場合、発振回路の増幅回路部で
ある発振用インバータ回路２５は、トランジスタのサイ
ズが小さくとも大きな利得が得られるという理由から、
内部セルアレイ領域のトランジスタと同じ構造、すなわ
ち、静電破壊対策などのなされていない入力回路素子領
域２６のトランジスタを用いて構成していた。
また、近年、上記増幅回路部は、消費電力が、少なくて
済むという理由から、ＣＭＯＳ回路で構成している。
済むという理由から、ＣＭＯＳ回路で構成している。
ところが、入力回路素子領域のトランジスタを用いて発
振回路の増幅回路部を構成する従来の技術においては、
以下のような問題があることを本発明者は見出した。
振回路の増幅回路部を構成する従来の技術においては、
以下のような問題があることを本発明者は見出した。
すなわち、増幅回路部である発振用のインバータ回路の
入力端には、保護用抵抗が接続されているが、その出力
側には、出力インピーダンスを低く抑え、増幅回路部の
利得を大きくする必要上、保護用抵抗を接続できず、ま
た、接続しても数十オーム程度の保護用抵抗しか接続で
きない。
入力端には、保護用抵抗が接続されているが、その出力
側には、出力インピーダンスを低く抑え、増幅回路部の
利得を大きくする必要上、保護用抵抗を接続できず、ま
た、接続しても数十オーム程度の保護用抵抗しか接続で
きない。
したがって、上記したように、構造上、静電破壊に対し
て弱い入力回路素子領域のトランジスタを用いる従来の
技術では、保護用抵抗の接続されていない発振用のイン
バータ回路の出力側から静電気などによる過大電圧（電
流）が加わると、これに耐えることができない。例えば
、トランジスタがＭＯＳ形の場合には、ゲート絶縁膜が
絶縁破壊し、トランジスタは動作不能となる。
て弱い入力回路素子領域のトランジスタを用いる従来の
技術では、保護用抵抗の接続されていない発振用のイン
バータ回路の出力側から静電気などによる過大電圧（電
流）が加わると、これに耐えることができない。例えば
、トランジスタがＭＯＳ形の場合には、ゲート絶縁膜が
絶縁破壊し、トランジスタは動作不能となる。
また、トランジスタがＣＭＯＳ構造の場合、さらに、次
のような問題がある。
のような問題がある。
すなわち、出力回路素子領域のＣＭＯＳ構造はランチア
ンプに対して強い構造となっているが、Ｉ１０セルの入
力回路素子領域のＣＭＯＳ構造は、内部セルアレイ領域
のＣＭＯＳ構造と同じ構造、つまり、出力回路素子領域
のＣＭＯＳ構造よりラフチアツブに弱い構造となってい
る。
ンプに対して強い構造となっているが、Ｉ１０セルの入
力回路素子領域のＣＭＯＳ構造は、内部セルアレイ領域
のＣＭＯＳ構造と同じ構造、つまり、出力回路素子領域
のＣＭＯＳ構造よりラフチアツブに弱い構造となってい
る。
したがって、例えば、発振用のインバータの出力側の電
圧が、出力側から入ったノイズや、オーバーシュート、
アンダーシュートなどのトリガ電流によりＶ。０より高
くなると、ランチアップが生じる。ラッチアップが生じ
ると、配線が溶断し、さらには、この時の熱発生によっ
て、素子、及び半導体ペレットを収納するパッケージが
破壊されてしまう。
圧が、出力側から入ったノイズや、オーバーシュート、
アンダーシュートなどのトリガ電流によりＶ。０より高
くなると、ランチアップが生じる。ラッチアップが生じ
ると、配線が溶断し、さらには、この時の熱発生によっ
て、素子、及び半導体ペレットを収納するパッケージが
破壊されてしまう。
本発明は上記課題に着目してなされたものであり、その
目的は、発振回路の増幅回路部の静電破壊耐性を向上さ
せることのできる技術を提供することにある。
目的は、発振回路の増幅回路部の静電破壊耐性を向上さ
せることのできる技術を提供することにある。
また、本発明の他の目的は、発振回路の増幅回路部が、
０Ｍ０３回路で構成されている場合、そのラフチアツブ
耐性を向上させることのできる技術を提供することにあ
る。
０Ｍ０３回路で構成されている場合、そのラフチアツブ
耐性を向上させることのできる技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記載および添付図面から明らかになるであろう。
細書の記載および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、半導体ペレットに配置されたＩ１０セルの出
力回路用トランジスタによって構成された増幅回路部と
、半導体ペレットの外部に設けられた振動子とからなる
発振回路を備えた半導体装置構造とするものである。
力回路用トランジスタによって構成された増幅回路部と
、半導体ペレットの外部に設けられた振動子とからなる
発振回路を備えた半導体装置構造とするものである。
また、発振回路の増幅回路部を０Ｍ０３回路で構成した
半導体装置構造とするものである。
半導体装置構造とするものである。
上記した手段によれば、発振回路の増幅回路部は、構造
上、入力回路用トランジスタよりも静電破壊に対して強
い出力回路用トランジスタを用いて構成するため、その
静電破壊耐性が向上する。
上、入力回路用トランジスタよりも静電破壊に対して強
い出力回路用トランジスタを用いて構成するため、その
静電破壊耐性が向上する。
また、発振回路の増幅回路部は、消費電力の少なくて済
むＣＭ ＯＳ回路で構成される上、その０Ｍ０３回路を
、構造上、入力回路用トランジスタで構成された０Ｍ０
３回路よりも静電破壊、及びラフチアツブに対して強い
出力回路用ＭＯｓトランジスタで構成するため、そのラ
ッチアップ耐性が向上する。
むＣＭ ＯＳ回路で構成される上、その０Ｍ０３回路を
、構造上、入力回路用トランジスタで構成された０Ｍ０
３回路よりも静電破壊、及びラフチアツブに対して強い
出力回路用ＭＯｓトランジスタで構成するため、そのラ
ッチアップ耐性が向上する。
〔実施例１〕
第１図は本発明の一実施例である半導体装置のｒ／○セ
ルを示す平面図、第２図は半導体装置の１１０セルを用
いて構成した発振回路の回路図、第３図はこの半導体装
置の概略平面図である。
ルを示す平面図、第２図は半導体装置の１１０セルを用
いて構成した発振回路の回路図、第３図はこの半導体装
置の概略平面図である。
本実施例の半導体装置は、ＣＭＯＳゲートアレイであり
、第３図に示す半導体ペレット１は、素子形成層と配線
層とからなる。
、第３図に示す半導体ペレット１は、素子形成層と配線
層とからなる。
ペレット１の中央部には、内部セルアレイ領域Ａが設け
られている。
られている。
内部セルアレイ領域Ａには、内部配線領域Ｂによって互
いに隔てられた基本セル列２が、第３図Ｘ軸方向に複数
段配置されている。
いに隔てられた基本セル列２が、第３図Ｘ軸方向に複数
段配置されている。
各基本セル列２には、複数の基本セル２ａが、第３図Ｘ
軸方向に配列されている。各基本セル２ａには、図示し
ない同一サイズ、同一性能のＮチャネルＭＯ３）ランジ
スタと、ＰチャネルＭＯＳトランジスタとが複数対形成
されている。
軸方向に配列されている。各基本セル２ａには、図示し
ない同一サイズ、同一性能のＮチャネルＭＯ３）ランジ
スタと、ＰチャネルＭＯＳトランジスタとが複数対形成
されている。
ユーザが所望する所定の論理回路（図示せず）は、基本
セル２ａのＮチャネルＭＯ３）ランジスタ、Ｐチャネル
ＭＯ３）ランジスタ間、及び各基本セル列２の内部に構
成された論理セル間を、配線層に形成された図示しない
信号用、電源用配線で結線して構成されている。
セル２ａのＮチャネルＭＯ３）ランジスタ、Ｐチャネル
ＭＯ３）ランジスタ間、及び各基本セル列２の内部に構
成された論理セル間を、配線層に形成された図示しない
信号用、電源用配線で結線して構成されている。
内部配線領域Ｂの外周には、外部配線領域Ｃが設けられ
、さらに、その外周には、人出力バッファ回路を構成す
る複数のＩ１０セル３が、Ｘ、Ｙ両軸方向に沿って配列
されている。
、さらに、その外周には、人出力バッファ回路を構成す
る複数のＩ１０セル３が、Ｘ、Ｙ両軸方向に沿って配列
されている。
入出力バッファ回路は、例えば内部セルアレイ領域Ａの
論理回路と外部信号との整合をとったり、内部セルアレ
イ領域Ａの素子をノイズ等から保護したりする回路であ
る。
論理回路と外部信号との整合をとったり、内部セルアレ
イ領域Ａの素子をノイズ等から保護したりする回路であ
る。
各Ｉ１０セル３の外周には、所定の大きさのパッド４が
、配列されている。各パッド４には、ペレット１を収納
するパッケージのリード端子（図示せず）がボンディン
グワイヤ（図示せず）を介して接続されるようになって
いる。
、配列されている。各パッド４には、ペレット１を収納
するパッケージのリード端子（図示せず）がボンディン
グワイヤ（図示せず）を介して接続されるようになって
いる。
パッド４ａ、４ｂには、水晶振動子５が接続され、この
水晶振動子５とパッド４ａ、４ｂに対応する２つのＩ１
０セル３ａ、３ｂとによって発振回路が構成されている
。
水晶振動子５とパッド４ａ、４ｂに対応する２つのＩ１
０セル３ａ、３ｂとによって発振回路が構成されている
。
次に、第１図を用いて、Ｉ１０セル３ａの構造、及びＩ
１０セル３ｂに形成された発振回路の増幅回路部である
発振回路用のインバータ回路（以下、発振用インバータ
回路という）６について説明する。
１０セル３ｂに形成された発振回路の増幅回路部である
発振回路用のインバータ回路（以下、発振用インバータ
回路という）６について説明する。
なお、■１０セル３ｂは、■１０セル３ａと向：じ構造
になっているので、説明を省略するととＣ′に、図も一
部、省略する。
になっているので、説明を省略するととＣ′に、図も一
部、省略する。
Ｉ１０セル３ａは、入力回路素子領域Ｅと、出力回路素
子領域Ｆとから構成されている。
子領域Ｆとから構成されている。
入力回路素子領域Ｅには、同一サイズ、同−件能の入力
回路用ＮチャネルＭＯ５）ランジスタ（以下、入力用Ｎ
ＭＯ３という）７と、入力回路用ＰチャネルＭＯ３）ラ
ンジスタ（以下、人力用ＰＭ ＯＳという）８とが所定
数形成されている。
回路用ＮチャネルＭＯ５）ランジスタ（以下、入力用Ｎ
ＭＯ３という）７と、入力回路用ＰチャネルＭＯ３）ラ
ンジスタ（以下、人力用ＰＭ ＯＳという）８とが所定
数形成されている。
また、出力回路素子領域Ｆには、同一サイズ、同一性能
の出力回路用ＮチャネルＭＯＳ）ランジスタ（以下、出
力用ＮＭＯＳという）９と、出力回路用ＰチャネルＭＯ
３）ランジスタ（以下、出力用ＰＭＯ３という）１０と
、保護用抵抗Ｒとが形成されている。
の出力回路用ＮチャネルＭＯＳ）ランジスタ（以下、出
力用ＮＭＯＳという）９と、出力回路用ＰチャネルＭＯ
３）ランジスタ（以下、出力用ＰＭＯ３という）１０と
、保護用抵抗Ｒとが形成されている。
出力用ＮＭＯ３９、出力用ＰＭＯ３ＩＯは、それらのサ
イズが、人力用ＮＭＯ３７、人力用ＰＭＯ３８のサイズ
よりも大きく、静電破壊に強い構造になっている。さら
に、出力用ＮＭＯ３９と、出力用ＰＭＯ３１０との距離
を充分とる等、ラフチアツブに対しても強い構造になっ
ている。
イズが、人力用ＮＭＯ３７、人力用ＰＭＯ３８のサイズ
よりも大きく、静電破壊に強い構造になっている。さら
に、出力用ＮＭＯ３９と、出力用ＰＭＯ３１０との距離
を充分とる等、ラフチアツブに対しても強い構造になっ
ている。
出力用ＮＭＯ３９は、ポリシリコン等からなるゲート電
極９ ａＩｔ ９ ａｚ と、Ｎ形不純物を注入・拡散
して形成したＮ゛拡散層９ｎ＋ 〜９ｎ、とから構成さ
れている。
極９ ａＩｔ ９ ａｚ と、Ｎ形不純物を注入・拡散
して形成したＮ゛拡散層９ｎ＋ 〜９ｎ、とから構成さ
れている。
出力用ＰＭＯ３１０は、ポリシリコン等からなるゲート
電極１０ａ１．１０ａ２と、Ｐ形不純物を注入・拡散し
て形成したＰ０拡散層１０ｐ＋ 〜１０ｐ３ とから構
成されている。
電極１０ａ１．１０ａ２と、Ｐ形不純物を注入・拡散し
て形成したＰ０拡散層１０ｐ＋ 〜１０ｐ３ とから構
成されている。
本実施例においては、このような出力用ＮＭＯ８９のゲ
ート電極９ａ＋ と出力用ＰＭＯ３ＩＯのゲート電極
１０ａ＋ とが、配線１１により結線され、また、出
力用Ｎ Ｍ ＯＳ ９のＮ゛拡散層９ｎｚと出力用ＰＭ
Ｏ３ＩＯのＰ３拡散層１０ｐ２ とが、配線１２により
結線され、ＣＭＯ３回路による発振用インバータ回路６
が構成されている。
ート電極９ａ＋ と出力用ＰＭＯ３ＩＯのゲート電極
１０ａ＋ とが、配線１１により結線され、また、出
力用Ｎ Ｍ ＯＳ ９のＮ゛拡散層９ｎｚと出力用ＰＭ
Ｏ３ＩＯのＰ３拡散層１０ｐ２ とが、配線１２により
結線され、ＣＭＯ３回路による発振用インバータ回路６
が構成されている。
また、配線１１は、発振用インバータ回路６の人力用の
配線であり、Ｉ１０セル３ａの保護用抵抗Ｒを介してパ
ッド４ａと接続されている。
配線であり、Ｉ１０セル３ａの保護用抵抗Ｒを介してパ
ッド４ａと接続されている。
配線１２は、発振用インバータ回路６の出力用の配線で
あり、パッド４ｂと接続され、かつ、■１０セル３ｂの
保護用抵抗Ｒ１配線１３を介してＩ１０セル３ｂの入力
回路素子領域Ｅに形成されたインバータ回路１４と接続
されている。
あり、パッド４ｂと接続され、かつ、■１０セル３ｂの
保護用抵抗Ｒ１配線１３を介してＩ１０セル３ｂの入力
回路素子領域Ｅに形成されたインバータ回路１４と接続
されている。
次に、第２図を用いて発振回路の構成を説明する。
出力回路素子領域Ｆに形成された発振用インバータ回路
６の入出力端子とそれぞれ接続されたパッド４ａ、４ｂ
と基準電位Ｇとの間には、それぞれコンデンサ１５ａ、
１５ｂが直列に接続されている。
６の入出力端子とそれぞれ接続されたパッド４ａ、４ｂ
と基準電位Ｇとの間には、それぞれコンデンサ１５ａ、
１５ｂが直列に接続されている。
そして、パッド４ａと４ｂとの間には、抵抗Ｒ１正帰還
用の水晶振動子５がそれぞれ並列に接続され、発振回路
が構成されている。
用の水晶振動子５がそれぞれ並列に接続され、発振回路
が構成されている。
発振用インバータ回路６から発振されるクロック信号は
、パッド４ｂからＩ１０セル３ｂの保護用抵抗Ｒ、イン
バータ回路１４を経て内部セルアレイ領域Ａへ伝達され
るようになっている。
、パッド４ｂからＩ１０セル３ｂの保護用抵抗Ｒ、イン
バータ回路１４を経て内部セルアレイ領域Ａへ伝達され
るようになっている。
このように本実施例によれば、発振回路の増幅回路部で
ある発振用インバータ回路６が、静電破壊に対して強い
構造を備えた出力用ＮＭＯ３９と、出力用ＰＭＯ３１０
とで構成されているため、発振用インバータ回路６の静
電破壊耐性が向上する。
ある発振用インバータ回路６が、静電破壊に対して強い
構造を備えた出力用ＮＭＯ３９と、出力用ＰＭＯ３１０
とで構成されているため、発振用インバータ回路６の静
電破壊耐性が向上する。
また、６Ｍ０３回路で構成された発振用インバータ回路
６は、消費電力が少なくて済む上、構造上、入力回路素
子領域Ｅに形成された６Ｍ０３回路よりラフチアツブに
対して強い出力回路素子領域ＦのＣＭＯ５回路で構成さ
れているため、そのラッチアップ耐性が向上する。
６は、消費電力が少なくて済む上、構造上、入力回路素
子領域Ｅに形成された６Ｍ０３回路よりラフチアツブに
対して強い出力回路素子領域ＦのＣＭＯ５回路で構成さ
れているため、そのラッチアップ耐性が向上する。
したがって、信頼性の高いＣＭＯＳゲートアレイが提供
される。
される。
また、発振用インバータ回路６が、出力用ＮＭＯ８９、
出力用ＰＭＯ３ＩＯで構成しであるため、従来の人力用
ＮＭＯ５７と入力用ＰＭＯ３８とで構成していた発振用
インバータ回路よりも駆動力を向上させることが可能で
あり、トランジスタを複数並列接続にすることにより、
従来の発振用インバータ回路よりも高い周波数の発振に
使用することができる。
出力用ＰＭＯ３ＩＯで構成しであるため、従来の人力用
ＮＭＯ５７と入力用ＰＭＯ３８とで構成していた発振用
インバータ回路よりも駆動力を向上させることが可能で
あり、トランジスタを複数並列接続にすることにより、
従来の発振用インバータ回路よりも高い周波数の発振に
使用することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例では、振動子として水晶振動子を用
いたが、これに限定されることなく種々変更可能であり
、例えば、セラミック振動子などでもよい。
いたが、これに限定されることなく種々変更可能であり
、例えば、セラミック振動子などでもよい。
また、前記実施例では、発振用インバータ回路は、Ｐチ
ャネルＭＯ３）ランジスタ、ＮチャネルＭＯＳトランジ
スタで構成したが、これに限定されず種々変更可能であ
り、例えば、バイポーラ形トランジスタ等でもよい。こ
の場合は、静電気などの過大電圧（電流）によるバイポ
ーラ形トランジスタの破壊を防ぐことができる。
ャネルＭＯ３）ランジスタ、ＮチャネルＭＯＳトランジ
スタで構成したが、これに限定されず種々変更可能であ
り、例えば、バイポーラ形トランジスタ等でもよい。こ
の場合は、静電気などの過大電圧（電流）によるバイポ
ーラ形トランジスタの破壊を防ぐことができる。
また、発振用インバータは、出力回路用のトランジスタ
を使用して構成されていればよく、Ｉ１０セル内の入力
回路用、出力回路用トランジスタの配置の仕方、Ｉ１０
セル内での配線の結線の仕方などは、前記実施例で説明
したものに限定されるものではない。
を使用して構成されていればよく、Ｉ１０セル内の入力
回路用、出力回路用トランジスタの配置の仕方、Ｉ１０
セル内での配線の結線の仕方などは、前記実施例で説明
したものに限定されるものではない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
した場合について説明したが、これに限定されることな
く種々適用可能であり、例えば、スタンダードセル、１
チツプ・マイコンにゲートアレイを搭載した他の半導体
装置などに適用することもできる。
をその背景となった利用分野であるゲートアレイに適用
した場合について説明したが、これに限定されることな
く種々適用可能であり、例えば、スタンダードセル、１
チツプ・マイコンにゲートアレイを搭載した他の半導体
装置などに適用することもできる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、半導体ペレットに配置された入出力回路セル
の出力回路用トランジスタによって構成された増幅回路
部と、前記半導体ペレットの外部に設けられた振動子と
からなる発振回路を備えたことにより、出力回路用トラ
ンジスタの構造が入力回路用トランジスタの構造よりも
静電破壊に対して強い構造であるため、発振回路の増幅
回路部の静電破壊耐性が向上する。
の出力回路用トランジスタによって構成された増幅回路
部と、前記半導体ペレットの外部に設けられた振動子と
からなる発振回路を備えたことにより、出力回路用トラ
ンジスタの構造が入力回路用トランジスタの構造よりも
静電破壊に対して強い構造であるため、発振回路の増幅
回路部の静電破壊耐性が向上する。
また、６Ｍ０３回路で構成された増幅回路部は、消費電
力の少なくて済む上、その６Ｍ０３回路を、構造上、入
力回路用トランジスタで構成された６Ｍ０３回路よりも
静電破壊、及びラッチアップに対して強い出力回路用Ｍ
Ｏ３）ランジスタで構成するため、その静電破壊耐性、
及びラッチアップ耐性が向上する。
力の少なくて済む上、その６Ｍ０３回路を、構造上、入
力回路用トランジスタで構成された６Ｍ０３回路よりも
静電破壊、及びラッチアップに対して強い出力回路用Ｍ
Ｏ３）ランジスタで構成するため、その静電破壊耐性、
及びラッチアップ耐性が向上する。
第１図は本発明の一実施例である半導体装置の１１０セ
ルを示す概略平面図、 第２図は半導体装置のＩ１０セルを用いて構成された発
振回路の回路図、 第３図はこの半導体装置の概略平面図、第４図は従来の
ゲートアレイの発振回路の回路図である。 １・・・半導体ペレット、２・・・基本セル列、２ａ・
・・基本セル、３．３ａ、３ｂ・・・ｌ１０（入出力回
路）セル、４．４ａ、４ｂ・・・パッド、５・・・水晶
振動子、６・・・発振用インバータ「路（増幅回路部）
、７・・・入力用ＮＭＯ３，８・・・人力用ＰＭＯ３，
９・・・出力用ＮＭＯ５（出力回路用トランジスタ）、
９ａ、、９ａ２ ・・・ゲート電極、９ｎ＋ 〜９ｎ
ｉ ・・・Ｎ拡散層、１０・・・出力用ＰＭＯ５（出
力回路用トランジスタ） 、１０ａ１．１ｏａ２ ・・
・ゲート電極、１０ｐ１〜１０ ｐｉ ・・・Ｐ゛拡
散層、１１．１２．１３・・・配線、１４・・・インバ
ータ回路、１５ａ、 １５ｂ・・・コンデンサ、Ｇ・
・・基準電位、Ｒ・・・保護用抵抗、Ｒ＋ ・・・抵
抗、Ａ・・・内部セルアレイ領域、Ｂ・・・内部配線領
域、Ｃ・・・外部配線領域、Ｅ・・・入力回路素子領域
、Ｆ・・・出力回路素子領域、２０．２１・・・入出力
回路（Ｉｌｏ）セル、２２．２３・・・ポンディングパ
ッド、２４・・・水晶振動子、２５・・・発振用インバ
ータ回路、２６・・・入力回路素子領域。 代理人 弁理士 筒 井 大 和 第１図 第２図 電工 第 図 第 図
ルを示す概略平面図、 第２図は半導体装置のＩ１０セルを用いて構成された発
振回路の回路図、 第３図はこの半導体装置の概略平面図、第４図は従来の
ゲートアレイの発振回路の回路図である。 １・・・半導体ペレット、２・・・基本セル列、２ａ・
・・基本セル、３．３ａ、３ｂ・・・ｌ１０（入出力回
路）セル、４．４ａ、４ｂ・・・パッド、５・・・水晶
振動子、６・・・発振用インバータ「路（増幅回路部）
、７・・・入力用ＮＭＯ３，８・・・人力用ＰＭＯ３，
９・・・出力用ＮＭＯ５（出力回路用トランジスタ）、
９ａ、、９ａ２ ・・・ゲート電極、９ｎ＋ 〜９ｎ
ｉ ・・・Ｎ拡散層、１０・・・出力用ＰＭＯ５（出
力回路用トランジスタ） 、１０ａ１．１ｏａ２ ・・
・ゲート電極、１０ｐ１〜１０ ｐｉ ・・・Ｐ゛拡
散層、１１．１２．１３・・・配線、１４・・・インバ
ータ回路、１５ａ、 １５ｂ・・・コンデンサ、Ｇ・
・・基準電位、Ｒ・・・保護用抵抗、Ｒ＋ ・・・抵
抗、Ａ・・・内部セルアレイ領域、Ｂ・・・内部配線領
域、Ｃ・・・外部配線領域、Ｅ・・・入力回路素子領域
、Ｆ・・・出力回路素子領域、２０．２１・・・入出力
回路（Ｉｌｏ）セル、２２．２３・・・ポンディングパ
ッド、２４・・・水晶振動子、２５・・・発振用インバ
ータ回路、２６・・・入力回路素子領域。 代理人 弁理士 筒 井 大 和 第１図 第２図 電工 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、半導体ペレットに配置された入出力回路セルの出力
回路用トランジスタによって構成された増幅回路部と、
前記半導体ペレットの外部に設けられた振動子とからな
る発振回路を備えた半導体装置。 ２、前記発振回路の前記増幅回路部をＣＭＯＳ回路で構
成したことを特徴とする請求項１記載の半導体装置。 ３、マスタスライス方式によって作成されたことを特徴
とする請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162156A JPH0210869A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置 |
| US07/363,835 US4920398A (en) | 1988-06-29 | 1989-06-09 | Semiconductor MIS integrated circuit device |
| KR1019890008937A KR0132713B1 (ko) | 1988-06-29 | 1989-06-28 | 반도체 집적 회로 장치 |
| US07/477,082 US5019889A (en) | 1988-06-29 | 1990-02-08 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162156A JPH0210869A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210869A true JPH0210869A (ja) | 1990-01-16 |
Family
ID=15749101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162156A Pending JPH0210869A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4920398A (ja) |
| JP (1) | JPH0210869A (ja) |
| KR (1) | KR0132713B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7106139B2 (en) | 2001-06-19 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Amplification circuit and oscillation circuit including inverter circuits having a same threshold voltage |
| US7154350B2 (en) | 2002-09-11 | 2006-12-26 | Seiko Epson Corporation | Semiconductor device |
| JP2016012944A (ja) * | 2010-12-24 | 2016-01-21 | ルネサスエレクトロニクス株式会社 | 水晶発振装置および半導体装置 |
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| US5019889A (en) * | 1988-06-29 | 1991-05-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH02177457A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | 半導体装置 |
| JP3237304B2 (ja) * | 1993-05-31 | 2001-12-10 | 富士通株式会社 | 半導体集積回路 |
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| US7628452B2 (en) * | 2008-02-29 | 2009-12-08 | Shanghai Industries Group, Ltd. | Rocker base |
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| JPS6353948A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (4)
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|---|---|---|---|---|
| JPS6027145A (ja) * | 1983-07-25 | 1985-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| US4682201A (en) * | 1984-10-19 | 1987-07-21 | California Devices, Inc. | Gate array cell |
-
1988
- 1988-06-29 JP JP63162156A patent/JPH0210869A/ja active Pending
-
1989
- 1989-06-09 US US07/363,835 patent/US4920398A/en not_active Expired - Lifetime
- 1989-06-28 KR KR1019890008937A patent/KR0132713B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2016012944A (ja) * | 2010-12-24 | 2016-01-21 | ルネサスエレクトロニクス株式会社 | 水晶発振装置および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4920398A (en) | 1990-04-24 |
| KR0132713B1 (ko) | 1998-04-16 |
| KR910001979A (ko) | 1991-01-31 |
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