JPS6146046A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6146046A JPS6146046A JP59166385A JP16638584A JPS6146046A JP S6146046 A JPS6146046 A JP S6146046A JP 59166385 A JP59166385 A JP 59166385A JP 16638584 A JP16638584 A JP 16638584A JP S6146046 A JPS6146046 A JP S6146046A
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- input circuit
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- 230000015556 catabolic process Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 7
- 230000006378 damage Effects 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 10
- 230000001681 protective effect Effects 0.000 abstract description 4
- 230000003449 preventive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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- 238000009792 diffusion process Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Power Engineering (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ５）ゲートアレイに利用して
有効な技術に関するものである。
ば、０ＭＯ３（相補型ＭＯ５）ゲートアレイに利用して
有効な技術に関するものである。
半導体集積回路装置においては、その取り扱い又は輸送
中等において外部端子が帯電すると、高い電圧が発生し
て内部の素子を破壊させてしまう。
中等において外部端子が帯電すると、高い電圧が発生し
て内部の素子を破壊させてしまう。
このため、外部端子には静電気を放電させる保護回路が
設けられるものである（例えば、特開昭５８−１２３７
６３号公報参照）。
設けられるものである（例えば、特開昭５８−１２３７
６３号公報参照）。
ところが、ゲートアレイ等のような半導体集積回路装置
においては、ゲート数の増大に伴い、素子の微細化が図
られている。保護回路は抵抗素子を用いているので素子
の微細化にともない抵抗素子を構成する拡散層の深さが
浅くなるにつれてそこに流れる電流密度が大きくなる。
においては、ゲート数の増大に伴い、素子の微細化が図
られている。保護回路は抵抗素子を用いているので素子
の微細化にともない抵抗素子を構成する拡散層の深さが
浅くなるにつれてそこに流れる電流密度が大きくなる。
この電流密度の増大により、保護回路の抵抗素子が先に
破壊されてしまうという新たな問題が生じるものとなる
。
破壊されてしまうという新たな問題が生じるものとなる
。
したがって、このような抵抗素子の破壊を防止するため
には比較的大きな占有面積の抵抗を形成することが必要
になってしまい、上記高集積化とは逆行するものになっ
てしまう。
には比較的大きな占有面積の抵抗を形成することが必要
になってしまい、上記高集積化とは逆行するものになっ
てしまう。
この発明の目的は、簡単な構成により静電破壊防止機能
の向上を実現できる半導体集積回路装置を提供すること
にある。
の向上を実現できる半導体集積回路装置を提供すること
にある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、１つの外部端子に対して入力回路と出力回路
とをそれぞれ構成する回路素子が形成された半導体集積
回路装置において、その外部端子を入力回路（又は出力
回路）として使用するとき、残った出力回路（又は入力
回路）用の回路素子を保護回路の一部として利用するも
のである。
とをそれぞれ構成する回路素子が形成された半導体集積
回路装置において、その外部端子を入力回路（又は出力
回路）として使用するとき、残った出力回路（又は入力
回路）用の回路素子を保護回路の一部として利用するも
のである。
〔実施例１〕
第１図には、この発明の一実施例の回路図が示されてい
る。同図には、ＣＭＯＳゲートアレイの１つの入出力回
路を構成する回路素子が示されている。同図の各回路素
子は、公知のＣＭＯ３集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。なお、同図において、ソース・ドレイン間に直
線が付加されたＭＯＳ Ｆ ＥＴはＰチャンネル型であ
る。
る。同図には、ＣＭＯＳゲートアレイの１つの入出力回
路を構成する回路素子が示されている。同図の各回路素
子は、公知のＣＭＯ３集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。なお、同図において、ソース・ドレイン間に直
線が付加されたＭＯＳ Ｆ ＥＴはＰチャンネル型であ
る。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＰ型つェル領−に形成される。
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＰ型つェル領−に形成される。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯＳＦＥＴの基体’ｙ’ −トを構成する。
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯＳＦＥＴの基体’ｙ’ −トを構成する。
同図において電極Ｐは、外部端子との接続を行うポンデ
ィングパッドである。この電極Ｐの周辺には、出力回路
を構成するためのＰチャンネルＭＯ３ＦＥＴＱＩとＮチ
ャンネルＭＯ３ＦＥＴＱ２と、入力回路を構成するＰチ
ャンネルＭＯ３ＦＥＴＱ３．Ｑ４と、保護回路を構成す
る抵抗Ｒ，ダイオードＤとが形成されてる。特に制限さ
れないが、抵抗Ｒは、ＰチャンネルＭＯ３ＦＥＴのソー
ス、ドレインと同時に形成されるＰ中型領域によって形
成される。また、ダイオードＤは、ＮチャンネルＭＯＳ
ＦＥＴのソース、ドレインと同時に形成されるＮ中型領
域により形成される。
ィングパッドである。この電極Ｐの周辺には、出力回路
を構成するためのＰチャンネルＭＯ３ＦＥＴＱＩとＮチ
ャンネルＭＯ３ＦＥＴＱ２と、入力回路を構成するＰチ
ャンネルＭＯ３ＦＥＴＱ３．Ｑ４と、保護回路を構成す
る抵抗Ｒ，ダイオードＤとが形成されてる。特に制限さ
れないが、抵抗Ｒは、ＰチャンネルＭＯ３ＦＥＴのソー
ス、ドレインと同時に形成されるＰ中型領域によって形
成される。また、ダイオードＤは、ＮチャンネルＭＯＳ
ＦＥＴのソース、ドレインと同時に形成されるＮ中型領
域により形成される。
上記電極Ｐから入力信号を供給する場合、言い換えるな
らば、上記ＭＯ３ＦＥＴＱ３．Ｑ４を用いて入力回路を
形成して、図示しない内部回路に外部端子に接続される
電極Ｐからの信号を伝達させる場合、マスタースライス
方式により次の配線が形成される。上記ＰチャンネルＭ
ＯＳ Ｆ ＥＴＱ３は、そのソースに電源電圧Ｖｃｃが
供給される。
らば、上記ＭＯ３ＦＥＴＱ３．Ｑ４を用いて入力回路を
形成して、図示しない内部回路に外部端子に接続される
電極Ｐからの信号を伝達させる場合、マスタースライス
方式により次の配線が形成される。上記ＰチャンネルＭ
ＯＳ Ｆ ＥＴＱ３は、そのソースに電源電圧Ｖｃｃが
供給される。
上記ＭＯ３ＦＥＴＱ３のゲートは、ＮチャンネルＭＯ３
ＦＥＴＱ４のゲートと共通接続される。上記ＭＯ５ＦＥ
ＴＱ３とＱ４のドレインは、共通接続され、図示しない
内部回路にその出力信号を送出する。上記Ｎチャンネル
ＭＯ３ＦＥＴＱ４は、そのソースに回路の接地電位Ｖｓ
ｓが供給される。
ＦＥＴＱ４のゲートと共通接続される。上記ＭＯ５ＦＥ
ＴＱ３とＱ４のドレインは、共通接続され、図示しない
内部回路にその出力信号を送出する。上記Ｎチャンネル
ＭＯ３ＦＥＴＱ４は、そのソースに回路の接地電位Ｖｓ
ｓが供給される。
また、電極Ｐは抵抗Ｒの一端に接続される。この抵抗Ｒ
の他端は、上記ダイオードＤのカソード側と上記ＭＯ３
ＦＥＴＱ３．Ｑ４のゲートに接続される。これによって
、電極Ｐから供給された入力信号は、抵抗Ｒとダイオー
ドＤからなる保護回路を介して入力回路を構成するＭＯ
３ＦＥＴＱ３゜Ｑ４のゲートに伝えられる。入力回路は
、上記入力信号の反転信号を形成して図示しいな内部回
路に伝えるものである。このように、上記各回路素子に
より入力回路を構成する場合、出力用のＭＯ３ＦＥＴＱ
Ｉ、Ｑ２が余ってしまうので、これを保護回路の一部に
利用するものである。すなわち、ＰチャンネルＭＯＳＦ
ＥＴＱＩのソースとドレイン及びＮチャンネルＭＯ５Ｆ
ＥＴＱ２のソースとドレインは、それぞれ配線により上
記電極Ｐに共通接続されるものである。これにより、上
記ＭＯ３ＦＥＴＱＩ、Ｑ２のソース、ドレインは、それ
ぞれの基板ゲートに対して等価的にダイオードとして作
用するため、電極Ｐの帯電により発生した高電圧により
ブレークダウン電流を流すものとなる。したがって、抵
抗ＲとダイオードＤによる保護動作（放電）に加えて、
上記ブレークダウン電流を流すことができるものになる
。以上のことにより、各素子によって上記高電圧を放電
させる電流が分散されて流れるため、その放電電流の増
大と、各素子での電流密度を低減できるから、素子の微
細化にかかわらず静電破壊防止機能の向上を図ることが
できる。
の他端は、上記ダイオードＤのカソード側と上記ＭＯ３
ＦＥＴＱ３．Ｑ４のゲートに接続される。これによって
、電極Ｐから供給された入力信号は、抵抗Ｒとダイオー
ドＤからなる保護回路を介して入力回路を構成するＭＯ
３ＦＥＴＱ３゜Ｑ４のゲートに伝えられる。入力回路は
、上記入力信号の反転信号を形成して図示しいな内部回
路に伝えるものである。このように、上記各回路素子に
より入力回路を構成する場合、出力用のＭＯ３ＦＥＴＱ
Ｉ、Ｑ２が余ってしまうので、これを保護回路の一部に
利用するものである。すなわち、ＰチャンネルＭＯＳＦ
ＥＴＱＩのソースとドレイン及びＮチャンネルＭＯ５Ｆ
ＥＴＱ２のソースとドレインは、それぞれ配線により上
記電極Ｐに共通接続されるものである。これにより、上
記ＭＯ３ＦＥＴＱＩ、Ｑ２のソース、ドレインは、それ
ぞれの基板ゲートに対して等価的にダイオードとして作
用するため、電極Ｐの帯電により発生した高電圧により
ブレークダウン電流を流すものとなる。したがって、抵
抗ＲとダイオードＤによる保護動作（放電）に加えて、
上記ブレークダウン電流を流すことができるものになる
。以上のことにより、各素子によって上記高電圧を放電
させる電流が分散されて流れるため、その放電電流の増
大と、各素子での電流密度を低減できるから、素子の微
細化にかかわらず静電破壊防止機能の向上を図ることが
できる。
〔実施例２〕
第２図には、この発明の他の一実施例の回路図が示され
ている。同図においては、上記電極Ｐから出力信号を送
出する場合、言い換えるならば、上記ＭＯＳＦＥＴＱ１
．Ｑ２を用いて出力回路を形成して、図示しない内部回
路により形成された信号を外部端子から送出させる場合
、マスタースライス方式により次の配線が形成される。
ている。同図においては、上記電極Ｐから出力信号を送
出する場合、言い換えるならば、上記ＭＯＳＦＥＴＱ１
．Ｑ２を用いて出力回路を形成して、図示しない内部回
路により形成された信号を外部端子から送出させる場合
、マスタースライス方式により次の配線が形成される。
上記ＰチャンネルＭＯ３ＦＢＴＱＩは、そのソースに電
源電圧Ｖｃｃが供給される。上記ＭＯ５ＦＥＴＱＩのゲ
ートは、ＮチャンネルＭＯ５ＦＥＴＱ２のゲートと共通
接続される。上記ＭＯ３ＦＥＴＱＩとＱ２のドレインは
共通に上記電極Ｐに接続される。
源電圧Ｖｃｃが供給される。上記ＭＯ５ＦＥＴＱＩのゲ
ートは、ＮチャンネルＭＯ５ＦＥＴＱ２のゲートと共通
接続される。上記ＭＯ３ＦＥＴＱＩとＱ２のドレインは
共通に上記電極Ｐに接続される。
上記ＮチャンネルＭＯ３ＦＥＴＱ２は、そのソースに回
路の接地電位Ｖｓｓが供給される。このように、上記各
回路素子により出力回路を構成する場合、入力用のＭＯ
ＳＦＥＴＱ３．Ｑ４が余ってしまうので、これを保護回
路の一部に利用するものである。すなわぢ、電極Ｐは、
上記抵抗Ｒの一端。
路の接地電位Ｖｓｓが供給される。このように、上記各
回路素子により出力回路を構成する場合、入力用のＭＯ
ＳＦＥＴＱ３．Ｑ４が余ってしまうので、これを保護回
路の一部に利用するものである。すなわぢ、電極Ｐは、
上記抵抗Ｒの一端。
ダイオードＤのカソード側及びＰチャンネルＭＯ３ＦＥ
ＴＱＩのソースとドレイン及びＮチャンネルＭＯ５ＦＥ
ＴＱ２のソースとドレインにそれぞれ共通接続されるも
のである。これにより、電極Ｐに対しては、抵抗Ｒ，ダ
イオードＤ及び上記ＭＯ３ＦＥＴＱ３．Ｑ４のソース、
ドレインによりそれぞれ構成されたダイオードが接続さ
れる。これによって、これらのダイオード（出力用ＭＯ
３ＦＥＴＱ１．Ｑ２のソース、ドレインも同様に等価的
なダイオードとして作用する）は、ＴＸｌｔｍＰの帯電
により発生した高電圧によりブレークダウン電流を流す
ものとなる。したがって、上記各素子によって上記高電
圧を放電させる電流が分散されて流れるため、その放電
電流の増大と、各素子での電流密度を低減できるから、
素子の微細化にかかわらず静電破壊防止機能の向上を図
ることができる。
ＴＱＩのソースとドレイン及びＮチャンネルＭＯ５ＦＥ
ＴＱ２のソースとドレインにそれぞれ共通接続されるも
のである。これにより、電極Ｐに対しては、抵抗Ｒ，ダ
イオードＤ及び上記ＭＯ３ＦＥＴＱ３．Ｑ４のソース、
ドレインによりそれぞれ構成されたダイオードが接続さ
れる。これによって、これらのダイオード（出力用ＭＯ
３ＦＥＴＱ１．Ｑ２のソース、ドレインも同様に等価的
なダイオードとして作用する）は、ＴＸｌｔｍＰの帯電
により発生した高電圧によりブレークダウン電流を流す
ものとなる。したがって、上記各素子によって上記高電
圧を放電させる電流が分散されて流れるため、その放電
電流の増大と、各素子での電流密度を低減できるから、
素子の微細化にかかわらず静電破壊防止機能の向上を図
ることができる。
ｍｔに、マスタースライス方式によってその回路ｉ ｆ
ｉｌが決定されるＣＭＯＳゲートアレイにあっては、各
端子に対して入力用回路素子と出力用回路素子を形成し
て置（ものであるので、大半の外部端子に対して使用し
ない素子が存在することになる。この発明では、このよ
うに使用しない素子を利用して静電破壊防止回路の一部
として使用するものであるので、実質的な集積度を低下
させることなく、その保護機能の強化を図ることができ
るものである。
ｉｌが決定されるＣＭＯＳゲートアレイにあっては、各
端子に対して入力用回路素子と出力用回路素子を形成し
て置（ものであるので、大半の外部端子に対して使用し
ない素子が存在することになる。この発明では、このよ
うに使用しない素子を利用して静電破壊防止回路の一部
として使用するものであるので、実質的な集積度を低下
させることなく、その保護機能の強化を図ることができ
るものである。
（１）入力用回路素子と出力用回路素子のうち、使用し
ない回路素子を利用することによって、実質的な占有面
積を増大させることなく、静電破壊防止機能の向上を図
ることができるという効果が得られる。
ない回路素子を利用することによって、実質的な占有面
積を増大させることなく、静電破壊防止機能の向上を図
ることができるという効果が得られる。
（２）上記（１）により、素子の微細化を図った半導体
集積回路装置の高集積化と、信頼性の向上を実現できる
という効果が得られる。
集積回路装置の高集積化と、信頼性の向上を実現できる
という効果が得られる。
以上本発明者によっでなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記使用しな
いＭＯＳＦＥＴは、ダイオード形成に接続して保護回路
の一部として使用するものであってもよい、保護回路の
具体的構成は、種々の実施形態を採ることができるもの
である。また、入力回路及び出力回路は、上記ＣＭＯ５
回路の他、ＮチャンネルＭＯＳ Ｆ ＥＴ又はＰチャン
ネルＭＯＳ Ｆ ＥＴのみによって構成されるものであ
ってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記使用しな
いＭＯＳＦＥＴは、ダイオード形成に接続して保護回路
の一部として使用するものであってもよい、保護回路の
具体的構成は、種々の実施形態を採ることができるもの
である。また、入力回路及び出力回路は、上記ＣＭＯ５
回路の他、ＮチャンネルＭＯＳ Ｆ ＥＴ又はＰチャン
ネルＭＯＳ Ｆ ＥＴのみによって構成されるものであ
ってもよい。
この発明は、１つの外部端子に対して入力用回路素子と
出力用回路素子を形成しておいて、マスタースライス方
式によりこれらの回路素子の結線を行うゲートアレイ等
の半導体集積回路装置に広く利用できるものである。
出力用回路素子を形成しておいて、マスタースライス方
式によりこれらの回路素子の結線を行うゲートアレイ等
の半導体集積回路装置に広く利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図である。
、この発明の他の一実施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、１つの外部端子に対して設けられ、入力回路と出力
回路とをそれぞれ構成する回路素子と、マスタースライ
ス方式により形成され、上記外部端子に対して入力回路
又は出力回路を形成する配線と、マスタースライス方式
により形成され、外部端子に対して設けられる上記出力
用又は入力用回路素子を含む静電破壊防止回路を形成す
る配線とを含むことを特徴とする半導体集積回路装置。 ２、上記静電破壊防止回路に用いられる出力用又は入力
用回路素子は、その半導体領域が等価的なダイオードを
構成するよう上記外部端子に接続されるものであること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ３、上記半導体集積回路装置は、ＣＭＯＳゲートアイレ
を構成するものであることを特徴とする特許請求の範囲
第１又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166385A JPS6146046A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166385A JPS6146046A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146046A true JPS6146046A (ja) | 1986-03-06 |
Family
ID=15830433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166385A Pending JPS6146046A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62268143A (ja) * | 1986-05-16 | 1987-11-20 | Nec Corp | 半導体装置 |
| JPH04208562A (ja) * | 1990-08-22 | 1992-07-30 | Mitsubishi Electric Corp | 半導体装置 |
| CN107923053A (zh) * | 2016-04-27 | 2018-04-17 | 迪诺拉永久电极股份有限公司 | 电解槽 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558087A (en) * | 1978-07-03 | 1980-01-21 | Nec Corp | Semiconductor device with input protection device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58115844A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-08-10 JP JP59166385A patent/JPS6146046A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558087A (en) * | 1978-07-03 | 1980-01-21 | Nec Corp | Semiconductor device with input protection device |
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