JPS61263241A - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
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- JPS61263241A JPS61263241A JP10517085A JP10517085A JPS61263241A JP S61263241 A JPS61263241 A JP S61263241A JP 10517085 A JP10517085 A JP 10517085A JP 10517085 A JP10517085 A JP 10517085A JP S61263241 A JPS61263241 A JP S61263241A
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- oscillation circuit
- gate array
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- 230000010355 oscillation Effects 0.000 claims description 32
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、付加機能付ゲートアレイに関するものである
。
。
従来の技術
従来のゲートアレイの構成例を第２図ａおよび第２図す
に示す。１は入出力セル、２は内部ゲート配線領域、３
は入出力セル１の領域と内部ゲート配線領域２との境界
である。従来のゲートアレイでは、チップ周辺部に入出
力セル１を配置しているが、この入出力セル１の信号ビ
ンおよび内部ゲートの信号ビンの各接続は、自動配線す
るのが一般的であり、自動配線される信号ビンは、その
セルの外枠に接し、かつ、自動配線領域内である必要が
あった。自動配線のためには入出力セル１は、内部ゲー
ト配線領域２との境界３に接して配置される必要があり
、境界３に接しないチップコーナー部４には、入出力セ
ルを配置してもその信号ビンを内部ゲートの信号ビンと
自動配線することができないことから、このチップコー
ナー部４は、有効に利用することのできない空きスペー
スとなっていた。
に示す。１は入出力セル、２は内部ゲート配線領域、３
は入出力セル１の領域と内部ゲート配線領域２との境界
である。従来のゲートアレイでは、チップ周辺部に入出
力セル１を配置しているが、この入出力セル１の信号ビ
ンおよび内部ゲートの信号ビンの各接続は、自動配線す
るのが一般的であり、自動配線される信号ビンは、その
セルの外枠に接し、かつ、自動配線領域内である必要が
あった。自動配線のためには入出力セル１は、内部ゲー
ト配線領域２との境界３に接して配置される必要があり
、境界３に接しないチップコーナー部４には、入出力セ
ルを配置してもその信号ビンを内部ゲートの信号ビンと
自動配線することができないことから、このチップコー
ナー部４は、有効に利用することのできない空きスペー
スとなっていた。
発明が解決しようとする問題点
第２図すは、発振回路を内蔵したゲートアレイの従来の
構成例である。従来は、入出力セル１の列の中に、発振
回路セル６を配置していた。しかし、この構成では、発
振回路を内蔵しない第２図ａに示す従来例のゲートアレ
イと同数の入出力端子数を確保しようとした場合には、
発振回路の幅だけチップの辺が増加し、チップ面積が大
きくなってしまい、発振回路を内蔵することによってコ
スト高になるという問題があった。
構成例である。従来は、入出力セル１の列の中に、発振
回路セル６を配置していた。しかし、この構成では、発
振回路を内蔵しない第２図ａに示す従来例のゲートアレ
イと同数の入出力端子数を確保しようとした場合には、
発振回路の幅だけチップの辺が増加し、チップ面積が大
きくなってしまい、発振回路を内蔵することによってコ
スト高になるという問題があった。
一方、チップ面積を変えずに、ゲートアレイに発振回路
を内蔵しようとすると、発振回路の幅の分だけ、入出力
セル配置可能領域が減少し、入出力端子数が減少すると
いう欠点があった。ゲートアレイを適用する回路では、
しばしば、多くの入出力端子数を必要とする傾向にある
ため、この入出力端子数の減少は甚だ不利となる。
を内蔵しようとすると、発振回路の幅の分だけ、入出力
セル配置可能領域が減少し、入出力端子数が減少すると
いう欠点があった。ゲートアレイを適用する回路では、
しばしば、多くの入出力端子数を必要とする傾向にある
ため、この入出力端子数の減少は甚だ不利となる。
このように、従来のゲートアレイでは、発振回路のよう
な、通常の入出力機能と異なる能動的機能回路を付加し
ようとした場合、入出力端子数が減少してしまうか、も
しくは、チップ面積が増大し、コスト高になってしまう
という問題があった。
な、通常の入出力機能と異なる能動的機能回路を付加し
ようとした場合、入出力端子数が減少してしまうか、も
しくは、チップ面積が増大し、コスト高になってしまう
という問題があった。
本発明は、これらの問題を除去し、発振回路等の付加機
能付ゲートアレイを、チップ面積の増大や入出力端子数
の減少なしに実現し、高付加価値なゲートアレイを、コ
ストを上げることなく提供しようとするものである。
能付ゲートアレイを、チップ面積の増大や入出力端子数
の減少なしに実現し、高付加価値なゲートアレイを、コ
ストを上げることなく提供しようとするものである。
問題点を解決するための手段
本発明は前記問題点を解決するため、発振回路等の付加
機能回路をチップコーナー部に配置し、チップコーナー
部に隣接する入出力セルを通して、その付加機能回路の
信号を取り出すようにしたものである。
機能回路をチップコーナー部に配置し、チップコーナー
部に隣接する入出力セルを通して、その付加機能回路の
信号を取り出すようにしたものである。
作用
この構成により、チップ面積の増大無しに、発振回路等
の付加機能回路をゲートアレイと同一チ、プ内に内蔵で
きる。
の付加機能回路をゲートアレイと同一チ、プ内に内蔵で
きる。
実施例
第１図ａは、本発明を適用した一実施例である。
第１図ａにおいて６は発振回路部であり、４のチップコ
ーナー部に配置されている。このチップコーナー部の拡
大図を第１図すに示す。チップコーナー部に隣接する一
組の入出力セルのうちの一方１ｌ−ＩＬ、他方’１１−
ｂとする。第１図すにおいて、発振回路の入力信号線６
は、入出力セル１−ａの端子８に、発振回路の出力信号
線７は、入出力セル１−ｂの端子９に接続されている。
ーナー部に配置されている。このチップコーナー部の拡
大図を第１図すに示す。チップコーナー部に隣接する一
組の入出力セルのうちの一方１ｌ−ＩＬ、他方’１１−
ｂとする。第１図すにおいて、発振回路の入力信号線６
は、入出力セル１−ａの端子８に、発振回路の出力信号
線７は、入出力セル１−ｂの端子９に接続されている。
この隣接する一組の入出力セル１−ＩＬ、１−ｂの端子
に接続する発振回路の人、出力信号線６，７′ｆ！：、
発振回路セルの一部として五で配線で設計しておくこと
により、発振回路を搭載する増合には、この発振回路セ
ルを配置するだけで、自動配線の必要無く、隣接する入
出力セルの端子を、それぞれ発振回路の入力端子および
出力端子として使うことができ、また、出力端子側の入
出力セル１−１）の出力ビン１ｏ全通して、発振回路出
力信号の内部ゲートへの伝達を、通常の自動配線で実現
できる。
に接続する発振回路の人、出力信号線６，７′ｆ！：、
発振回路セルの一部として五で配線で設計しておくこと
により、発振回路を搭載する増合には、この発振回路セ
ルを配置するだけで、自動配線の必要無く、隣接する入
出力セルの端子を、それぞれ発振回路の入力端子および
出力端子として使うことができ、また、出力端子側の入
出力セル１−１）の出力ビン１ｏ全通して、発振回路出
力信号の内部ゲートへの伝達を、通常の自動配線で実現
できる。
また、発振回路を搭載しない場合には、発振回路セルさ
え配置しなければ、１−ａおよび１−ｂの入出力セルは
、他の入出力セルと全く同一の機能を果すことができ、
発振回路の搭載の有無による入出力端子数の減少は一切
無い。また、従来空きスペースであった場所に発振回路
を配置しているため、これによるチップ面積の増大も起
こらない。
え配置しなければ、１−ａおよび１−ｂの入出力セルは
、他の入出力セルと全く同一の機能を果すことができ、
発振回路の搭載の有無による入出力端子数の減少は一切
無い。また、従来空きスペースであった場所に発振回路
を配置しているため、これによるチップ面積の増大も起
こらない。
このように、例えば、発振回路の様な、通常の ４入出
力セルと異なる機能をもつ回路をゲートアレイに内蔵す
る場合、その機能をもつ回路セルを従来空きスペースと
して有効な用途がなかったチップコーナー部に配置し、
かつこの機能セルに隣接入出力セルとの接続機能を持た
せることにより、チップ面積を増大させることなく、ま
た入出力端子数を減少させることなく、新たな付加機能
をゲートアレイに付は加えることができる。
力セルと異なる機能をもつ回路をゲートアレイに内蔵す
る場合、その機能をもつ回路セルを従来空きスペースと
して有効な用途がなかったチップコーナー部に配置し、
かつこの機能セルに隣接入出力セルとの接続機能を持た
せることにより、チップ面積を増大させることなく、ま
た入出力端子数を減少させることなく、新たな付加機能
をゲートアレイに付は加えることができる。
なお、以上の説明では、通常の入出力セル以外の能動的
機能を持つ回路として、発振回路を例として説明してき
たが、付加価値機能回路は、例えば、基準電圧回路とコ
ンパレータの組み合わせ回路等、どの様な付加価値機能
を持った回路であっても良く、発振回路に限定されない
ものである。
機能を持つ回路として、発振回路を例として説明してき
たが、付加価値機能回路は、例えば、基準電圧回路とコ
ンパレータの組み合わせ回路等、どの様な付加価値機能
を持った回路であっても良く、発振回路に限定されない
ものである。
発明の効果
以上のように、本発明によれば、コストを増加すること
なく、発振回路内蔵等の高付加価値機能をゲートアレイ
に付は加えることができるという利点があり、その工業
的価値は大である。
なく、発振回路内蔵等の高付加価値機能をゲートアレイ
に付は加えることができるという利点があり、その工業
的価値は大である。
第１図ａ、ｂは本発明の一実施例によるゲートアレイの
構成を示す図、第２図ａ、ｂは従来のゲートアレイの構
成を示す図である。 １．１−ＩＬ、１−ｂ・・・・・・入出力セル、２・・
・・・・内部ゲート配線領域、３・・・・・・１と２の
境界、４・・・・・・チップコーナー部、６・・・・・
・発振回路セル、ｅ・・・・・・発振回路入力信号線、
了・・・・・・発振回路出力信号線、８・・・・・・入
出力セル１−亀の端子、９・・・・・・入出力セル１−
１）の端子、１ｏ・・・・・・入出力セル１−ＩＬの出
力ビン。
構成を示す図、第２図ａ、ｂは従来のゲートアレイの構
成を示す図である。 １．１−ＩＬ、１−ｂ・・・・・・入出力セル、２・・
・・・・内部ゲート配線領域、３・・・・・・１と２の
境界、４・・・・・・チップコーナー部、６・・・・・
・発振回路セル、ｅ・・・・・・発振回路入力信号線、
了・・・・・・発振回路出力信号線、８・・・・・・入
出力セル１−亀の端子、９・・・・・・入出力セル１−
１）の端子、１ｏ・・・・・・入出力セル１−ＩＬの出
力ビン。
Claims (3)
- （１）チップコーナー部に、能動的機能回路を配置して
いることを特徴とするゲートアレイ。 - （２）能動的機能回路が発振回路であることを特徴とす
る特許請求の範囲第１項記載のゲートアレイ。 - （３）能動的機能回路が、チップコーナー部に隣接する
入出力セルを通じて、内部ゲートあるいは、外部端子と
接続されていることを特徴とする特許請求の範囲第１項
に記載のゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10517085A JPS61263241A (ja) | 1985-05-17 | 1985-05-17 | ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10517085A JPS61263241A (ja) | 1985-05-17 | 1985-05-17 | ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263241A true JPS61263241A (ja) | 1986-11-21 |
Family
ID=14400205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10517085A Pending JPS61263241A (ja) | 1985-05-17 | 1985-05-17 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263241A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210869A (ja) * | 1988-06-29 | 1990-01-16 | Hitachi Ltd | 半導体装置 |
| JPH0210768A (ja) * | 1988-03-25 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | 半導体チツプ |
| JPH0621331A (ja) * | 1992-07-06 | 1994-01-28 | Fujitsu Ltd | 半導体集積回路 |
| WO2002058156A1 (fr) * | 2000-12-28 | 2002-07-25 | Niigata Seimitsu Co., Ltd. | Circuit integre a semi-conducteurs |
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
| JP2008103490A (ja) * | 2006-10-18 | 2008-05-01 | Seiko Epson Corp | 半導体集積回路装置および電子機器 |
| JP2010010168A (ja) * | 2008-06-24 | 2010-01-14 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2017163159A (ja) * | 2016-06-15 | 2017-09-14 | ラピスセミコンダクタ株式会社 | 半導体チップ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209158A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | マスタスライス半導体装置 |
| JPS6065625A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | マスタスライス型半導体回路装置 |
| JPS60226137A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-05-17 JP JP10517085A patent/JPS61263241A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209158A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | マスタスライス半導体装置 |
| JPS6065625A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | マスタスライス型半導体回路装置 |
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| JP2017163159A (ja) * | 2016-06-15 | 2017-09-14 | ラピスセミコンダクタ株式会社 | 半導体チップ |
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