JPH10173156A - 半導体メモリのレイアウトサイズ削減方法 - Google Patents
半導体メモリのレイアウトサイズ削減方法Info
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- JPH10173156A JPH10173156A JP9336829A JP33682997A JPH10173156A JP H10173156 A JPH10173156 A JP H10173156A JP 9336829 A JP9336829 A JP 9336829A JP 33682997 A JP33682997 A JP 33682997A JP H10173156 A JPH10173156 A JP H10173156A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 title claims description 5
- 230000002093 peripheral effect Effects 0.000 claims abstract description 27
- 230000015654 memory Effects 0.000 claims abstract description 13
- 238000010030 laminating Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
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- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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Abstract
(57)【要約】
【課題】 半導体メモリセルのレイアウト面積を最小に
するレイアウト方法の提供。 【解決手段】 メモリセルアレイと、メモリセルからデ
ータを入出力するための周辺部とから構成された半導体
メモリにおいて、データを伝送する入出力ライン３を形
成する第１配線層と、この入出力ライン３に接続される
信号バスライン４を形成する第２配線層と、電源電圧を
印加するための電源ライン２−１、２を形成する第３配
線層と、を周辺部の同一素子層上に積層させたことを特
徴とする。
するレイアウト方法の提供。 【解決手段】 メモリセルアレイと、メモリセルからデ
ータを入出力するための周辺部とから構成された半導体
メモリにおいて、データを伝送する入出力ライン３を形
成する第１配線層と、この入出力ライン３に接続される
信号バスライン４を形成する第２配線層と、電源電圧を
印加するための電源ライン２−１、２を形成する第３配
線層と、を周辺部の同一素子層上に積層させたことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリのチッ
プサイズ削減方法に関する。
プサイズ削減方法に関する。
【０００２】
【従来の技術】一般に、半導体メモリでメモリセルアレ
イの占有面積と、メモリセルからデータを読出／書込す
るためのデータ伝送ライン、即ち、入出力ラインを備え
る周辺部の占有面積はそれぞれ全体の５０％程度にな
る。半導体メモリの高集積化に伴い、メモリセルは面積
最小化のための新しいセル構造などによりかなり縮小さ
れているが、周辺部のレイアウト縮小化は進んでいな
い。これは、製造工程の中で最終段階になる配線工程の
前では、メモリセルアレイ部分と周辺部分との段差が大
きく、配線層に関連したデザインルールが厳しいためで
ある。従って、配線部分の占有面積が周辺部の面積縮小
化の大きな制約要素となっている。
イの占有面積と、メモリセルからデータを読出／書込す
るためのデータ伝送ライン、即ち、入出力ラインを備え
る周辺部の占有面積はそれぞれ全体の５０％程度にな
る。半導体メモリの高集積化に伴い、メモリセルは面積
最小化のための新しいセル構造などによりかなり縮小さ
れているが、周辺部のレイアウト縮小化は進んでいな
い。これは、製造工程の中で最終段階になる配線工程の
前では、メモリセルアレイ部分と周辺部分との段差が大
きく、配線層に関連したデザインルールが厳しいためで
ある。従って、配線部分の占有面積が周辺部の面積縮小
化の大きな制約要素となっている。
【０００３】図１は、従来の周辺部の電源ライン及び信
号バスラインの配置を示すレイアウト図である。
号バスラインの配置を示すレイアウト図である。
【０００４】素子層１の上部層には電源ライン２−１、
２−２が位置し、素子層１の両サイドの領域には、周辺
部の入出力ライン３と、入出力ライン３に接続されてメ
モリセル外部と接続される信号バスライン４が配置され
ている。ここで、二層配線を用いた場合、周辺部の入出
力ライン３は第１配線層からなり、電源ライン２−１、
２−２及び信号バスライン４は第２配線層からなる。こ
こで、電源ライン２−１、２−２と信号バスライン４が
半導体メモリの集積度に関係なく殆ど一定面積を占める
ため、これらが周辺部のレイアウト面積縮小の制約要素
になり、半導体メモリの高密度化を阻害している。
２−２が位置し、素子層１の両サイドの領域には、周辺
部の入出力ライン３と、入出力ライン３に接続されてメ
モリセル外部と接続される信号バスライン４が配置され
ている。ここで、二層配線を用いた場合、周辺部の入出
力ライン３は第１配線層からなり、電源ライン２−１、
２−２及び信号バスライン４は第２配線層からなる。こ
こで、電源ライン２−１、２−２と信号バスライン４が
半導体メモリの集積度に関係なく殆ど一定面積を占める
ため、これらが周辺部のレイアウト面積縮小の制約要素
になり、半導体メモリの高密度化を阻害している。
【０００５】図２は、従来の他の例による周辺部の電源
ライン及び信号バスラインの配置を示すレイアウト図で
ある。
ライン及び信号バスラインの配置を示すレイアウト図で
ある。
【０００６】素子層１の上部層には、周辺部の入出力ラ
イン３と入出力ライン３に接続された信号バスライン４
が位置し、電源ライン２−１、２−２が周辺部の外に配
置される。図１では周辺部の外に位置した信号バスライ
ン４及び入出力ライン３を素子層１の上部層に位置させ
ることにより、信号バスライン４及び入出力ライン３の
占有面積を減らし、その代わりに、電源ライン２−１、
２−２を素子層１の両サイドに位置させる。二層配線を
用いた場合、周辺部の入出力ライン３は第１配線層から
なり、信号バスライン４は第２配線層からなる。
イン３と入出力ライン３に接続された信号バスライン４
が位置し、電源ライン２−１、２−２が周辺部の外に配
置される。図１では周辺部の外に位置した信号バスライ
ン４及び入出力ライン３を素子層１の上部層に位置させ
ることにより、信号バスライン４及び入出力ライン３の
占有面積を減らし、その代わりに、電源ライン２−１、
２−２を素子層１の両サイドに位置させる。二層配線を
用いた場合、周辺部の入出力ライン３は第１配線層から
なり、信号バスライン４は第２配線層からなる。
【０００７】また、電源ライン２−１、２−２の下部層
には他のレイアウトがないために、電源ライン２−１、
２−２を第１配線層と第２配線層とに分けて形成でき、
２−１、２−２の幅を半分に削除できる。従って、全体
的に周辺部の面積を図１に比べて小さくできる。しか
し、周辺部の形成されている素子層１の他に別の領域と
して電源ライン２−１、２−２が存在しており、この部
分の面積がチップ内に存在することにより、全体チップ
サイズが大きくなる。
には他のレイアウトがないために、電源ライン２−１、
２−２を第１配線層と第２配線層とに分けて形成でき、
２−１、２−２の幅を半分に削除できる。従って、全体
的に周辺部の面積を図１に比べて小さくできる。しか
し、周辺部の形成されている素子層１の他に別の領域と
して電源ライン２−１、２−２が存在しており、この部
分の面積がチップ内に存在することにより、全体チップ
サイズが大きくなる。
【０００８】
【発明が解決しようとする課題】以上のような問題から
本発明の目的は、チップ面積を最小にするレイアウト方
法を提供することにある。
本発明の目的は、チップ面積を最小にするレイアウト方
法を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
る本発明の半導体メモリは、メモリセルアレイと、メモ
リセルからデータを入出力するための周辺部とから構成
された半導体メモリにおいて、データを伝送する入出力
ラインを形成する第１配線層と、この入出力ラインに接
続される信号バスラインを形成する第２配線層と、電源
電圧を印加するための電源ラインを形成する第３配線層
と、を周辺部の同一素子層上に積層させたことを特徴と
する。前記入出力ラインと前記信号バスラインとは相互
交差接続される。また、前記電源ラインは外部電源電圧
ライン或いは接地電圧ラインである。
る本発明の半導体メモリは、メモリセルアレイと、メモ
リセルからデータを入出力するための周辺部とから構成
された半導体メモリにおいて、データを伝送する入出力
ラインを形成する第１配線層と、この入出力ラインに接
続される信号バスラインを形成する第２配線層と、電源
電圧を印加するための電源ラインを形成する第３配線層
と、を周辺部の同一素子層上に積層させたことを特徴と
する。前記入出力ラインと前記信号バスラインとは相互
交差接続される。また、前記電源ラインは外部電源電圧
ライン或いは接地電圧ラインである。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１１】図３は、本発明の周辺部の電源ライン及び
信号バスラインの配置を示すレイアウト図である。
信号バスラインの配置を示すレイアウト図である。
【００１２】各素子が配置される素子層１の上部層には
信号バスライン４が位置し、その上層部には周辺部へ印
加される電源ライン２−１、２−２が位置する。これに
より、メモリセルと同一な領域内に電源ライン、入出力
ライン及び信号バスラインが全て配置されることにな
り、周辺部の領域の他に配置された信号ライン(電源ラ
インまたは信号バスラインなど)の面積を減らすことが
できる。
信号バスライン４が位置し、その上層部には周辺部へ印
加される電源ライン２−１、２−２が位置する。これに
より、メモリセルと同一な領域内に電源ライン、入出力
ライン及び信号バスラインが全て配置されることにな
り、周辺部の領域の他に配置された信号ライン(電源ラ
インまたは信号バスラインなど)の面積を減らすことが
できる。
【００１３】これを実現するためには、従来技術で用い
られた二層配線の代わり三層配線を使用しなければなら
ない。この場合、素子層１の上に配置される入出力ライ
ン３は第１配線層からなり、第１配線層の上部に形成さ
れる信号バスライン４は第２配線層からなり、第２配線
層の上部に形成される前記電源ライン２−１、２−２は
第３配線層からなる。
られた二層配線の代わり三層配線を使用しなければなら
ない。この場合、素子層１の上に配置される入出力ライ
ン３は第１配線層からなり、第１配線層の上部に形成さ
れる信号バスライン４は第２配線層からなり、第２配線
層の上部に形成される前記電源ライン２−１、２−２は
第３配線層からなる。
【００１４】
【発明の効果】以上のような本発明により、素子層の占
有面積の他の信号バスラインまたは電源ラインとの占有
面積が不要であるので、配線層に関連したチップのデザ
インルールの制約を受けず周辺部のレイアウト面積を減
らすことができる。
有面積の他の信号バスラインまたは電源ラインとの占有
面積が不要であるので、配線層に関連したチップのデザ
インルールの制約を受けず周辺部のレイアウト面積を減
らすことができる。
【図１】従来のレイアウト図。
【図２】従来の他の例によるレイアウト図。
【図３】本発明のレイアウト図。
１ 素子層 ２−１、２−２ 電源ライン ３ 入出力ライン ４ 信号バスライン
Claims (3)
- 【請求項１】 メモリセルアレイと、メモリセルからデ
ータを入出力するための周辺部とから構成された半導体
メモリにおいて、 データを伝送する入出力ラインを形成する第１配線層
と、この入出力ラインに接続される信号バスラインを形
成する第２配線層と、電源電圧を印加するための電源ラ
インを形成する第３配線層と、を周辺部の同一素子層上
に積層させたことを特徴とする半導体メモリのレイアウ
トサイズ削減方法。 - 【請求項２】 入出力ラインと信号バスラインとは相互
交差接続される請求項１記載の半導体メモリのレイアウ
トサイズ削減方法。 - 【請求項３】 電源ラインは外部電源電圧ライン或いは
接地電圧ラインである請求項１記載の半導体メモリのレ
イアウトサイズ削減方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P62410 | 1996-12-06 | ||
| KR1019960062410A KR100211768B1 (ko) | 1996-12-06 | 1996-12-06 | 삼중 금속층을 가지는 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173156A true JPH10173156A (ja) | 1998-06-26 |
Family
ID=19486177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336829A Pending JPH10173156A (ja) | 1996-12-06 | 1997-12-08 | 半導体メモリのレイアウトサイズ削減方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5930166A (ja) |
| JP (1) | JPH10173156A (ja) |
| KR (1) | KR100211768B1 (ja) |
| TW (1) | TW347586B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393211B1 (ko) | 2001-02-03 | 2003-07-31 | 삼성전자주식회사 | 전력 보강선을 포함하는 배선의 배치 방법 및 전력보강선을 구비하는 반도체 장치 |
| JP4798881B2 (ja) * | 2001-06-18 | 2011-10-19 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
| US7161823B2 (en) * | 2004-06-03 | 2007-01-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of arranging signal and power lines thereof |
| KR100689814B1 (ko) * | 2004-06-03 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인배치 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5726485A (en) * | 1996-03-13 | 1998-03-10 | Micron Technology, Inc. | Capacitor for a semiconductor device |
-
1996
- 1996-12-06 KR KR1019960062410A patent/KR100211768B1/ko not_active IP Right Cessation
-
1997
- 1997-07-08 TW TW086109607A patent/TW347586B/zh not_active IP Right Cessation
- 1997-12-08 US US08/986,905 patent/US5930166A/en not_active Expired - Lifetime
- 1997-12-08 JP JP9336829A patent/JPH10173156A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980044331A (ko) | 1998-09-05 |
| US5930166A (en) | 1999-07-27 |
| KR100211768B1 (ko) | 1999-08-02 |
| TW347586B (en) | 1998-12-11 |
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Legal Events
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|
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|
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|
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