JPH06101521B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH06101521B2
JPH06101521B2 JP60255257A JP25525785A JPH06101521B2 JP H06101521 B2 JPH06101521 B2 JP H06101521B2 JP 60255257 A JP60255257 A JP 60255257A JP 25525785 A JP25525785 A JP 25525785A JP H06101521 B2 JPH06101521 B2 JP H06101521B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に半導体チップ
上の回路ブロックのレイアウトに関するものである。
〔従来の技術〕
一般に、半導体集積回路装置は、第２図のような回路構
成を有している。外部からの信号は入力端子から静電保
護部を介して入力回路に入り、外部信号レベルから内部
信号レベルに変換される。内部回路においては所望の論
理をとり、出力回路において出力端子に接続される外部
負荷を駆動する。出力前段回路は、内部回路の駆動能力
が、出力回路の入力容量に対して小さく、内部回路から
出力回路への遅延が大きい場合に設けられるものであ
る。また第２図において出力回路と出力端子間にも静電
保護部が示されているが、一般には出力回路では寄生ダ
イオード等が静電保護として働き特別な静電保護部を要
さない場合もある。
第３図は、第２図の回路構成を有する従来の半導体集積
回路装置のチップレイアウトの一例である。第３図は、
パッケージの入力あるいは出力端子とボンディングワイ
ヤ等でつながれるパッド１に対応して配置された入力回
路２、出力前段回路４、出力回路及び静電保護部５と内
部回路３を示している。第３図のレイアウトは、共通の
拡散工程によって作られた半導体基板を配線工程で品種
機能分化を行なうマスタライス方式半導体集積回路装置
の一般的なチップレイアウトである。種々の品種機能を
分化させるためには、設計の信頼度の上からレイアウト
構成をむしろ単純化する必要があり、第３図においても
パッド１、出力回路及び静電保護部５、出力前段回路
４、入力回路２とをひとつのブロックとして、内部回路
３の周囲に規則的に配置した構成をとっている。
〔発明が解決しようとする問題点〕
第３図を見て、明らかなように、チップコーナ部６の処
置が従来から問題となっていた。チップコーナ部６を全
く活用しないのは集積度の点で好ましくないばかりでな
く、パッドを配置できるにもかかわらず、対応する入出
力回路セルがないために外部に引く出す信号本数が制限
されてしまうという欠点がある。このため、このチップ
コーナ部に、他と異なる形状の入出力回路セルをおいた
り、電源引き出し部として用いる事の処置を施すことが
行なわれているが、前者は設計工数の増大、及び、設計
の信頼度の点で好ましくない。またこの場合他と電気的
特性の異なる入出力回路セルが存在することになり、特
性の最大最小値幅が大きくなる原因となり、この半導体
チップを組み込むシステムにおける設計を難しくしてし
まう。後者は電源位置の固定化を招き、特に、マスタス
ライス方式集積回路装置の様に、複数種類のパッケージ
搭載を想定する時、そのパッケージ種類数の制限をもた
らす他、ユーザの電源ピン位置に対する多様な要求に対
応できなくなってしまうという欠点がある。
〔問題点を解決するための手段〕
本発明の目的は、設計の信頼度を損うことなく集積度を
向上させ、従来よりも相対的に多くの信号を外部に引き
出せる様にすることにある。
本発明の半導体集積回路装置は所望の論理を構成する内
部ゲートセル群とバッファ機能を有する入出力回路セル
群とから構成される半導体集積回路装置において、入出
力回路セル群の各入出力回路セルがそれぞれ複数の回路
単位から構成され、かつ各入出力セルを構成する回路単
位の相対位置関係が複数種類存在することを特徴として
いる。
〔実施例〕
第１図は本発明の一実施例を示すものである。付番は第
３図に対応させている。第１図においては、チップコー
ナ部に出力回路及び、静電保護部５を配列し、これらに
対応する出力前段回路４と入力回路２とを左右辺の入出
力回路セルの内側に配置している。出力前段回路４は、
前述の通り、内部回路の駆動能力が、出力回路の入力容
量に対して小さく、内部回路から出力回路への遅延が大
きい場合に設けられるものである。このようなチップレ
イアウトにすることによって、第３図に比して、各コー
ナ５本ずつ計20本の信号を外部にとり出せることにな
り、特に内部ゲートセル数の少ない小チップにおいて信
号ピン数が増加した場合にその効果が大きい。
次に第１図の半導体集積回路装置の設計方法について説
明する。入出力回路セルを構成する回路単位各々は、入
出力回路セル各々で同一形状をもち、コーナー部の入出
力回路セルと辺中央部の入出力回路セルとは回路単位の
配置の仕方が異なるのみである。即ちコーナ部で辺中央
部と異なる形状の入出力回路セルを構成する必要がな
く、配置についてのみ考慮するだけでよいので、設計工
数の増大を招くこともなく設計の信頼度の点でも好まし
い。
また、回路単位各々は同一形状をもつため、回路単位各
々の電気的特性のバラツキも少なく、入出力回路セル全
体としての電気的特性のバラツキも小さい。
次に、コーナ部の入出力回路セルの各回路単位間の接続
に関しては、各回路単位毎に、入出力端子位置を固定
し、回路単位間の接続は常にこの入出力端子位置を経て
行なうこととし、ある程度の固定配線をコーナ部の出力
回路及び静電保護部と辺中央部の対応する出力前段回路
及び入力回路との間に設けることによって、辺中央の入
出力回路セルと同様の配線接続関係を保つことができ
る。この様な固定配線を利用した設計方式は、特にマス
タスライス方式集積回路装置の様に種々の回路機能を入
出力回路セルにもたせる場合に、設計の信頼度の上から
重要な意味をもつ 〔発明の効果〕 以上説明したように、本発明は、内部ゲートセル群と入
出力回路セル群から構成される半導体集積回路におい
て、入出力回路セルを構成する複数個の回路単位の配置
を、チップ辺中央部とコーナ部とで変えることによっ
て、設計の信頼度を損うことなく、同様な面積をもつチ
ップに比して多数の信号を外部にとり出せるという効果
を有する。
【図面の簡単な説明】
第１図は本発明の一実施例を示すチップレイアウト図で
ある。第２図は、本発明の対象とする半導体集積回路装
置の回路構成を示すブロック図。第３図は従来のチップ
レイアウト図である。 １……パッド、２……入力回路、３……内部回路、４…
…出力前段回路、５……出力回路及び静電保護部、６…
…チップコーナ部。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】内部ゲートセル群と、入出力回路セル群
    と、複数のパッドとから構成される半導体集積回路にお
    いて、前記入出力回路セル群はそれぞれ前記複数のパッ
    ドと同数の出力回路と、出力前段回路と、入力回路とか
    らなり、前記複数のパッドは前記内部ゲートセル群の幅
    以上にわたって設けられ、前記出力回路は対応する前記
    複数のパッドに隣接して設けられ、前記内部ゲートセル
    群の幅内に設けられた前記出力回路に対応する前記出力
    前段回路は対応する前記出力回路に隣接して設けられ、
    前記内部ゲートセル群の幅を越えて設けられた前記出力
    回路に対応する前記出力前段回路は前記内部ゲートセル
    群の幅内に設けられ、前記入力回路は対応する前記出力
    前段回路に隣接して設けられていることを特徴とする半
    導体集積回路装置。
JP60255257A 1985-11-13 1985-11-13 半導体集積回路装置 Expired - Lifetime JPH06101521B2 (ja)

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JPS62114259A JPS62114259A (ja) 1987-05-26
JPH06101521B2 true JPH06101521B2 (ja) 1994-12-12

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JPH02152254A (ja) * 1988-12-02 1990-06-12 Mitsubishi Electric Corp 半導体集積回路装置
JP3010911B2 (ja) * 1992-07-01 2000-02-21 日本電気株式会社 半導体装置

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* Cited by examiner, † Cited by third party
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