KR940010542B1

KR940010542B1 - 반도체 집적회로장치

Info

Publication number: KR940010542B1
Application number: KR1019900014982A
Authority: KR
Inventors: 요시히로 이치카와; 세이지 와타나베; 다카시 사이고; 츠토무 우메츠
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치; 도시바 마이크로 일렉트로닉스 가부시키가이샤; 다케다이 마사다카
Priority date: 1989-09-22
Filing date: 1990-09-21
Publication date: 1994-10-24
Also published as: DE69023728T2; EP0418912A2; KR910007147A; EP0418912B1; DE69023728D1; EP0418912A3

Abstract

내용 없음.

Description

반도체 집적회로장치

제 1 도는 종래의 반도체 집적회로장치의 패턴평면도.

제 2 도는 본 발명의 1실시예에 따른 반도체 집적회로장치의 패텬평면도

제 3 도는 본 발명의 다른 실시예에 따른 반도체 집적회로장치의 패턴평면도.

제 4 도는 본 발명의 또 다른 실시예에 따른 반도체 집적회로장치의 패턴평면도.

제 5 도는 부하용량을 구비한 조정셀의 구조를 나타낸 도면.

제 6 도는 부하용량을 구비하고 있으면서 게이트 길이가 L이고, 게이트 폭이 2W인 조정셀의 구조를 나타낸 도면.

제 7 도는 부하용량을 구비하고 있으면서 게이트 폭은 W이고, 게이트 전극이 없는, 즉 게이트 길이가 0인 조정셀의 구조를 나타낸 도면.

제 8 도는 본 발명의 또 다른 실시예예 따른 반도체 집적회로장치의 패턴평면도.

제 9 도는 본 발명의 또 다른 실시예에 따른 반도체 집적회로장치의 패턴평면도이다.

* 도면의 주요부분에 대한 부호의 설명

20 : 칩본체 21A∼21D : 셀행

22 : 메크로셀블럭 23A∼23D : 신호증폭셀

24A∼24D : 신호증폭기 25 : 셀열배선층

26 : I/O셀 26A : 클럭구동셀

[산업상의 이용분야]

본 발명은 반도체 집적회로장치에 관한 것으로, 특히 반도체 집적회로장치의 각 셀에 있어서 부하용량의 셀행(cell row)에 따른 차이를 제거한 반도체 집적회로장치에 관한 것이다.

[종래의 기술 및 그 문제점]

제 1 도는 복수의 셀행을 구비한 반도체 집적회로장치의 종래예를 나타낸 도면이다. 제 1 도에 있어서, 참조부호 10은 칩본체, 11A 내지 11D는 셀행, 12는 메크로셀블럭, 13A 내지 13D는 셀행과 수직방향(즉, 도면에서의 수직방향)의 선상에 위치한 신호증폭셀, 14A 내지 14D는 각각의 신호증폭셀(13A∼13D)에 형성된 신호증폭기, 15는 회로의 표준배선보다 배선폭이 두꺼운 셀열배선층으로, 셀행(11A∼11D)의 신호증폭셀(13A∼13D)의 입력과 상호 접속되어 있다. 또, 16은 칩본체(10)의 주변에 위치한 I/O셀(Input/output cell), 16A는 클럭신호를 입력하는 클럭구동셀이다. 클럭구동셀(16A)에 의해 증폭되는 클럭신호는 클록구동셀(16A)의 가까이에 위치한 신호증폭셀(13D)의 신호증폭기(14D)의 입력에 공급된다. 또, 각 신호증폭셀(13A∼13D)의 출력, 즉 각 신호증폭기(14A∼14D)의 출력은 셀행배선층(17; 도시되지 않았음)을 매개로 예컨대 플립플롭과 같은 회로에 접속된다. 셀행배선층(17)은 회로의 표준배선과 같은 배선폭을 갖는다.

상기 반도체 집적회로장치에 있어서, 셀행에 따른 각 셀의 부하용량(제 1 도에서는 "X"로 표시함)의 차이는 각 셀행에 있어서 신호증폭셀(13A∼13D)의 클럭신호출력이 셀행(11A∼11D)간에서 위상차를 생기게 하여 클럭의 스큐(skew)를 일으키게 된다. 약간의 클럭의 스큐는 무시할 수 있지만 회로의 크기나 부하용량이 증가되면, 상기 차이도 증가되어 클럭의 스큐가 증가된다는 문제점이 있다.

각 신호증폭기(14A∼14D)의 부하용량은 셀해배선층(17)의 길이와 그 행에 제공된 플립플롭회로의 수에 따라 결정된다. 그런데, 일반적으로 플립플롭회로의수가 셀행에 따라 다르고, 더욱이 셀행배선층(17)의 길이도 셀행에 따라 다르기 때문에, 따라서 신호증폭기(14A∼14D)의 용량이 셀행에 따라 달라지게 되고, 이는 신호증폭기(14A∼14D)의 출력단자에 있어 클럭신호의 위상차이를 일으키며, 그에 따라 클럭의 스큐가 생기게 된다.

[발명의 목적]

본 발명은 상기 점을 감안하여 발명된 것으로, 신호증폭셀의 셀행간에의 출력 위상차이를 제거함으로써 클럭의 스큐를 절감시킨 반도체 집적회로장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은 복수의 셀행상에 위치하면서 각각 신호증폭기를 포함한 복수의 신호증폭셀과, 대응되는 셀행의 대응되는 신호증폭셀에 의해 증폭된 신호를 공급하기 위해 각 셀행마다 설치된 셀행배선층, 대응되는 셀행의 신호증폭셀의 입력을 내부접속하기 위한 셀열배선을 구비하여 구성되어 있으며, 신호증폭기는 대응된 셀행의 부하용량에 따른 구동능력을 갖도록 되어 있다.

[작용]

상기와 같이 구성된 본 발명은, 신호증폭셀의 출력에 있어서의 신호위상차를 억제할 수 있고, 셀행의 신호증폭셀에 있어서 신호증폭기의 셀행의 부하용량에 따라 결정할 수 있게 되며, 셀행의 신호증폭셀의 출력단자를 내부접속하기 위한 셀열배선층의 폭을 회로의 크기, 부하용량의 변화 등에 기초해서 정해지는 값으로 설정하게 된다. 또, 셀열배선층이 회로의 크기, 부하용량의 차이 등에 기초해서 정해지는 폭을 갖기 때문에 신호증폭셀의 입력단자의 내부접속에 따른 출력의 위상차를 억제할 수 있게 된다.

[실시예]

이하, 예시도면을 참조해서 본 발명에 따른 반도체 집적회로장치의 1실시예를 상세히 설명한다.

제 2 도는 반도체 집적회로장치의 1실시예를 나타낸 패턴평면도이다. 제 2 도에 있어서, 참조부호 20은 칩본체, 21A 내지 21D는 각각의 셀행, 22는 메크로셀블럭, 23A 내지 23D는 셀행과 수직방향, 즉 그림의 수직방향의 선상에 위치한 각각의 신호증폭셀, 24A 내지 24D는 각각 셀행에 설치된 신호증폭기, 25는 셀행(21A∼21D)의 신호증폭셀(23A∼23D)의 입력을 상호 접속하는 셀열배선층이다.

셀열배선층(25)은 각 셀행(21A∼21D)의 부하용량(그림에서 "X"로 표시)과 회로의 크기에 따라 결정된 폭을 갖는다. 예컨대, 회로의 크기가 증가해서 셀행의 수가 증가되면 셀열배선의 저항이 증가되어 신호전달시의 시간지연도 증가되는데, 이러한 시간지연의 증가를 억제하기 위해 셀열배선층의 폭을 크게 해서 배선의 저항을 줄인다. 그리고, 수직방향의 선상에 신호증폭셀(23A∼23D)이 위치하므로 셀열배선층(25)이 짧은 길이를 갖게 되어 임피던스가 최소치로 된다.

참조부호 26은 침본체(20)의 주변에 위치하는 I/O셀을 나타내고, 26A는 클럭신호를 입력하는 클럭구동셀이다. 클럭구동셀(26A)에서 증폭된 클럭신호는 클럭구동셀(26A)의 가까이에 위치한 신호증폭셀(23D)의 신호증폭기(23D)의 입력으로 공급된다.

각 신호증폭셀(23A∼23D)의 출력, 즉 각 신호증폭기(24A∼24D)의 출력은 셀행배선층(27)을 배개로 예컨대 플립플롭 등의 회로(도시되지 않았음)에 공급된다. 그리고, 셀행배선층(27)은 회로의 표준배선과 동일한 배선폭을 갖고 있다.

제 2 도에 나타낸 반도체 집적회로장치에 있어서, 셀행(21C)의 부하용량은 [1], 셀행(21D)의 부하용량은 2배인 [2], 셀행(21A)의 부하용량은 3배인 [3], 셀행(21B)의 부하용량은 4배인 [4]로 가정한다. 즉, 제 2 도에서 [X]의 수는 부하용량을 나타낸다. 이 경우 셀행(21C)의 신호증폭기(24C)의 구동능력은 [1]에 설정되고, 2배의 부하용량[2]를 갖는 셀행(21D)의 신호증폭기(24D)의 구동능력은 2배인 [2]에서 설정되며, 3배의 부하용량[3]을 갖는 셀행(21A)의 신호증폭기(24A)의 구동능력은 3배인 [3]에 설정되고, 4배의 부하용량[4]를 갖는 셀행(21B)의 신호증폭기(24B)의 구동능력은 4배인 [4]에 설정된다.

그런데, 실제로 셀행간의 부하용량의 차이는 정수배가 아니다. 예컨대, 셀행(21A)의 부하용량이 [2.5]이면 신호증폭기(24D)의 구동능력을 [2]에 설정하거나 또는 신호증폭기(24A)의 구동능력을 [3]에 설정한다.

제 3 도에는 본 발명에 따른 반도체 집적회로장치의 다른 실시예를 나타낸 패턴평면도이다. 본 실시예에는 셀행(21A∼24D)의 신호증폭셀(24A∼24D)의 출력을 상호 접속하는 셀열배선층(32)이 설치되어 있는데, 셀열배선층(32)의 폭을 조정해서 셀행간의 부하용량("X"로 표시)과 구동능력의 불균형을 보정한다. 셀열배선층(32)의 폭은 회로크기의 증가, 셀행간의 부하용량의 차이 등에 따라 정해진다.

다음으로, 제 4 도를 참조해서 본 발명의 또 다른 실시예에 따른 반도체 집적회로장치를 설명한다.

제 4 도는 본 발명의 또 다른 실시예에 따른 반도체 집적회로장치의 패턴평면도이다. 제 4 도의 반도체 집적회로장치에는 부하용량을 조정하기 위한 또 다른 셀인 조정셀(34AR∼34DR, 34AL∼34DL)이 설치되어 있는 셀열배선층(25)은 그 폭을 넓혀 신호전달의 지연시간에 대해 미치는 영향을 무시될 수 있을 만큼 그 저항을 줄였다. 그 밖의 구조는 앞의 실시예와 동일하므로 설명을 생략하였고, 동일한 부분에 대해서는 동일한 참조부호를 부여하였다. 제 4 도 및 후술할 실시예에서는 간략화를 위해 메크로셀블럭이 생략되어 있다.

조정셀(34AR)(34AR)은 각 셀행(21A)의 왼쪽부분과 오른쪽부분에 설치되어 있고, 조정셀(34BL)(34BR)은 각각 셀행(21B)의 왼쪽부분과 오른쪽부분에 설치되어 있으며, 조정셀(34CL)(34CR)은 각각 셀행(21C)의 왼쪽부분과 오른쪽부분에 설치되어 있고, 비슷하게 조정셀(34DL)(34DR)은 각각 셀행(21D)의 왼쪽부분과 오른쪽부분에 설치되어 있다.

조정셀(34AL, 34AR)은 셀행배선층(27A)을 매개로 셀행(21A)의 신호증폭기(24A)의 출력단자에 접속되어 있고, 조정셀(34BL, 34BR)은 셀행배선층(27B)을 매개로 셀행(21B)의 신호증폭기(24B)의 출력단자에 접속되어 있으며, 조정셀(34CL, 34CR)은 셀행배선층(27C)을 매개로 셀행(21C)의 신호증폭기(24C)의 출력단자에 접속되어 있고, 비슷하게 조정셀(34DL, 34DR)은 셀행배선층(27D)을 매개로 셀행(21D)의 신호증폭기(24D)의 출력단자에 접속되어 있다.

이들 조정셀(34AR∼34DR, 34AL∼34DL)은 셀행(21A∼21D)의 용량을 등가화해서 신호증폭기(24A∼24D)의 부하용량을 서로 같게 하는데 사용된다. 이렇게 함으로써 신호증폭기의 출력단자에서의 클럭신호의 위상차이가 크게 억제되어 클럭 스큐의 문제점이 실질적으로 제거된다.

이들 조정셀(34AR∼34DR, 34AL∼34DL)은 단위용량 혹은 몇배의 용량을 갖도록 구성되며, 그에 따라 반도체 집적회로장치의 장치가 간단해진다.

여기서 어떻게 조정셀(34AR∼34DR, 34AL∼34DL)을 이용해서 셀행의 부하용량을 등가화하는지를 설명한다.

제 4 도에 나타낸 반도체장치의 셀행의 오른쪽절반의 셀행(21B, 21D)은 부하용량[1]을 갖고 있고 셀행(21A, 21C)은 부하용량이 없다. 따라서, 부하용량[1]을 갖는 조정셀이 조정셀(34AR, 34CR)로서 사용된다. 반면에 부하용량[0]을 갖는 조정셀이 조정셀(34BR, 34DR)로서 사용된다. 이러한 방법으로 셀행의 오른쪽절반에 있어서의 부하용량이 부하저항[1]로 등가화된다. 제 4 도에 나타낸 반도체장치의 셀행의 왼쪽절반에 있어서는 셀행(21A, 21D)은 부하용량[2]을 갖고 있고 셀행(21C)은 부하용량[1]을 갖고 있으며 셀행(21B)은 부하용량이 없다. 따라서, 부하용량[2]를 갖는 조정셀을 조정셀(34BL)로 사용하고, 부하용량[1]을 갖는 조정셀을 조정셀(34CL)로 사용하며, 부하용량[0]을 갖는 조정셀(34AL, 34DL)로 사용한다. 이렇게 해서 셀행의 오른쪽절반에 있어서의 부하용량을 부하용량[2]로 등가화한다.

결국, 셀행의 부하용량은 [3]으로 등가화되며, 신호증폭기의 출력간자에서의 클럭신호의 위상차이가 효과적으로 억제된다.

제 4 도에 나타낸 바와 같이 조정셀이 셀행의 끝에 위치하면 셀행의 길이가 동일해지고, 따라서 배선층의 길이에 대응되는 용량이 같아진다. 부하용량[0]을 갖는 조정셀은 셀행이 끝까지 셀행배선층을 확장시키기 위해 반도체장치내에 삽입된 것이다.

여기서, 제 5 도 내지 제 7 도를 참조하면서 조정셀의 구조를 설명한다.

제 5 도는 부하용량[1]을 갖는 조정셀의 구조를 나타낸 패턴평면도이다. 제 5 도에 나타낸 바와 같이, 조정셀은 P채널 MOS 트랜지스터(40P)와 N채널 MOS 트랜지스터(40N)로 구성되어 있다. 조정셀의 구조는 대체로, 예컨대 플립플롭과 같은 회로의 입력게이트의 구조와 같으며 셀행배선층에 접속되어 있다. 이렇게 하면 조정셀의 게이트용량은 플립플롭회로의 게이트용량과 같아지고 조정셀이 셀행에 사용될 때 플립플롭회로의 게이트용량과 동등한 부하용량으로서 작용하게 된다.

예컨대, 게이트길이가 L이고 게이트폭이 W인 CMOS 인버터가 플립플롭회로의 입력게이트로 사용되고, 제 5 도에 나타낸 게이트길이가 L이고 게이트폭이 W인 부하용량의 조정셀로 사용되면 플립플롭회로의 게이트용량은 조정셀의 게이트용량과 같아진다.

제 6 도는 부하용량[2]를 갖고 게이트길이가 L이며 게이트폭이 2W인 조정셀의 구조를 나타낸 패턴평면도이다.

제 7 도는 부하용량[0]을 갖고 게이트폭은 W이며 게이트전극이 없어 게이트길이가 0인 조정셀의 구조를 나타낸 패턴평면도이다.

제 4 도에 나타낸 실시예에 있어서 조정셀은 셀행의 끝에 위치하고 있는데 조정세르이 위치는 여기에 한정되지 안는다. 예컨대, 본 발명의 또 다른 실시예의 반도체 집적회로장치의 패턴평면도인 제 8 도에 나타낸 바와 같이 조정셀을 셀행의 중간에 위치시켜도 무방하다.

제 8 도에 나타낸 반도체장치의 오른쪽절반에 있어 조정셀은 셀행(21D)에 있어서 접속부로부터 가장 멀리 있는 표준셀의 바깥쪽에 근접해서 위치하고 있다. 가장 멀리있는 표준셀은 접속부(50D)로부터 L2만큼 떨어져 있다. 조정셀은 셀행(21D)에서 가장 멀리있는 표준셀의 바깥쪽에 위치하고 있으며, 접속부(52D)와 가장 멀리 있는 표준셀간의 거리는 LR이고, 조정셀은 다른 셀행에 있어서도 셀행(21D)에 설치된 조정셀의 위치에 따른 부분에 위치하게 된다. 이러한 방법으로 모든 조정셀은 셀행의 신호증폭기의 접속부에서 LR만큼 떨어진 위치에 위치하게 된다.

신호(클럭신호가 아님)을 수신하기 위한 표준셀은 제 8 도에 나타낸 바와 같이 셀행(21D)에 있어서 영역(54)에 설치된다.

제 8 도에 나타낸 반도체장치의 왼쪽절반에 있어서 조정셀은 셀행(21A)에 있어서 접속부(52A)로부터 가장 멀리있는 표준셀의 바깥쪽에 근접해서 위치하고 있다. 가장 먼 표준셀은 접속부(52A)로부터 L4만큼 떨어져 있다. 조정셀은 셀행(21A)에서 가장 멀리있는 표준셀의 바깥쪽에 위치하고 있으며, 접속부(52A)와 가장 멀리있는 표준셀간의 거리는 LL이다. 조정셀은 셀행(21A)에 설치된 조정셀의 위치에 따라 다른 셀행의 한 부문에 위치하게 된다. 이러한 방법으로 모든 조정셀은 셀행의 신호증폭기의 접속부로부터 거리 LL만큼 떨어져서 위치하게 된다.

제 9 도는 본 발명의 또다른 실시예에 따른 반도체 집적회로장치의 패턴평면도이다.

제 9 도에 나타낸 반도체장치에 있어서, 신호증폭기는 출력이 상호 접속되어 있으며, 그에 따라 신호증폭기에서의 용량차이가 사라지게 되어 클럭신호의 위상차이가 감소된다. 그 밖의 구조는 앞에서 기술한 실시예와 동일하므로 설명은 생략하다. 그리고 동일 부분에 대해서는 동일한 참조부호를 부여하였다.

그리고, 본 발명은 여기에 한정되지는 않으며 본 발명의 요지를 벗어나지 않는 범위에서 여러 가지로 변형실시할 수 있음은 물론이다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

[발명의 효과]

상기한 바와 같이 본 발명에 의하면, 셀행에 있어서 신호증폭셀의 출력간의 클럭위상차이가 대응된 셀행의 부하용량과 신호증폭셀의 구동능력을 조화시키고, 신호증폭셀의 출력을 접속하는 셀열배선층의 폭을 회로의 크기, 부하용량의 차이 등을 기초로 결정되는 값으로 설정함으로써 억제된다. 또, 발명에 의하면, 회로의 크기, 부하용량의 차이 등에 의해 그폭이 정해지는 셀열배선층을 이용해서 셀행의 신호증폭셀의 출력을 상호 접속함으로써 위상차이를 더욱 억제할 수 있게 된다. 그에 따라 부하용량의 변화, 회로크기의 증가에 기인하는 클럭의 스큐를 크게 억제할 수 있게 된다.

Claims

복수의 셀행(21A∼21D)상에 위치하면서 각각 신호증폭기(24A∼24D)를 포함하고 있는 복수의 신호증폭셀(23A∼23D)과, 대응되는 신호증폭셀에 의해 증폭된 신호를 대응되는 셀행의 셀에 공급하기 위해 상기 셀행(21A∼24D)에 각각 설치된 셀행배선층(27), 상기 셀행(21A∼21D)의 신호증폭셀(23A∼23D)의 입력을 상호 접속하기 위한 셀열배선층(25)을 구비하여 구성되어, 상기 각 신호증폭셀(23A∼23D)의 신호증폭기(24A∼24D)가 대응되는 셀행의 부하용량에 따라 정해지는 구동능력을 갖는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 상기 각 신호증폭셀(23A∼23D)이 상기 셀행(21A∼21D)과 직교하는 방향의 선상에 위치하는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 상기 신호증폭셀(23A∼23D)의 신호증폭기(24A∼24D)가 클럭신호를 증폭하도록 설계된 것을 특징으로 하는 반도체 집적회로장치.
제 2 항에 있어서, 상기 신호증폭셀(23A∼23D)의 신호증폭기(24A∼24D)가 클럭신호를 증폭하도록 설계된 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 상기 셀행(21A∼21D)의 신호증폭셀(23A∼23D)의 출력단자가 셀열배선층(32)에 의해 상호 접속된 것을 특징으로 하는 반도체 집적회로장치.
제 2 항에 있어서, 상기 셀행(21A∼21D)의 신호증폭셀(23A∼23D)의 출력단자가 셀열배선층(32)에 의해 상호 접속된 것을 특징으로 하는 반도체 집적회로장치.
제 3 항에 있어서, 상기 셀행(21A∼21D)의 신호증폭셀(23A∼23D)의 출력단자가 셀열배선층(32)에 의해 상호 접속된 것을 특징으로 하는 반도체 집적회로장치.