KR100309304B1 - 반도체 집적회로 장치 및 기능 셀의 배치방법 - Google Patents

반도체 집적회로 장치 및 기능 셀의 배치방법 Download PDF

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Abstract

전류 모드 논리 (Current Mode Logic : CML) 형의 논리회로를 구성하는 소자가 배치된 기능 셀을 구비하는 반도체 집적회로 장치에 있어서, 입력신호와 출력신호는 서로 상보적 신호이며, 기능 셀은 중심점에 대하여 90°마다 회전대칭이 되도록 소자를 배치한 십자형으로 형성된다.

Description

반도체 집적회로 장치 및 기능 셀의 배치방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF ARRANGING FUNCTIONAL CELL}
본 발명은 반도체 집적회로 장치와 기능 셀의 배치 방법에 관한 것이고, 특히 CML (Current Mode Logic)로 구성된 초고속 동작의 논리회로를 탑재한 게이트 어레이와 같은 반도체 집적회로 장치와 기능 셀의 배치 방법에 관한 것이다.
상술된 형태의 반도체 집적 회로 장치에서, 타이밍 디자인과 같은 600 MHz를 초과하는 초고주파의 디지탈 신호처리에서는 금속 배선 또는 패턴의 임피던스는 무시될 수 없다.
초고주파의 디지탈 신호 처리용 논리회로는 CML (Current Mode Logic)로 대표된다. 이 경우, CML은 차동 증폭기로 구성된다. 이 구조에서는, 입력과 출력은 차동 증폭기의 입력과 출력에 대응하는 포지티브 위상과 네가티브 (또는 반대) 위상의 상보 신호로 인터페이싱한다.
논리회로로서 CML을 탑재한 게이트 어레이에서는, 기능 셀들 사이에서 상보 신호인 포지티브 위상신호와 네가티브 위상신호간의 배선길이의 차에 의하여 발생하는 임피던스의 차가 있다. 이 결과, 양 출력이 불균형이므로 타이밍 디자인을 최적으로 수행하기가 어렵다.
상술된 종래 반도체 집적회로 장치에서는, 배선길이는 포지티브 위상과 네가티브 위상 사이에서 맞추어진다. 특히, 크리티컬 신호경로와 관련해서는, 기능 셀은 우선적으로 먼저 강제 배치된다. 더욱이, 자동 배치와 배선 공정후에 접속된 배선 경로는 적절히 변경된다.
더욱이, 기능 셀의 배치 위치도 변경된다. 이에 의해, 종래 반도체 집적회로 장치에서 균형 배치가 실현된다.
상술된 반도체 집적회로 장치와 기능 셀의 배치 방법에서는, 상기 위치가 항상 전 단계의 기능 셀의 출력단자와 다음 단계의 기능 셀의 입력단자 사이의 최단 거리로 유지되는 것은 아니다.
이에 의해, CML의 포지티브 위상과 네가티브 위상의 신호 배선 길이가 서로 다르기 때문에 임피던스 차가 발생한다.
이 조건에서, 신호 배선의 양 길이가 양 신호 사이에서 균형되도록 맞추어질 경우, 긴 배선의 길이에 일치하도록 짧은 배선에 여분의 배선이 추가되어야 한다. 이 경우, 여분의 배선 길이로 인하여 지연은 커지고, 타이밍 마진과 전력이 크게 증가한다.
더욱이, 자동 배선 공정만으로는 포지티브 위상과 네가티브 위상의 신호 배선 길이를 맞추는 것은 불가능하다. 타이밍 디자인에서, 두 길이의 차가 허용가능한 범위를 초과하는 경우, 배선 경로와 기능 셀의 배치 위치는 자동 배선 공정후에 수동식으로 변경된다. 결과적으로, 타이밍 검증을 수렴하는데는 긴 시간이 필요하다.
그 결과, 자동 배선 공정과 기능 셀의 배치 위치의 조정에 의하여 디자인 TAT (Turn Around Time)는 불가피하게 증가된다.
그러므로, 본 발명의 목적은 반도체 집적회로 장치, 및 CML의 포지티브 위상과 네가티브 위상의 신호 배선간의 편차를 조정하기 위하여 여분의 배선을 추가함없이 배선(패턴)을 배선할 수 있는 기능 셀의 배치방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 집적회로 장치, 및 타이밍 마진 또는 전력의 증가없이 디자인 TAT(Turn Around Time)의 증가를 억제할 수 있는 기능 셀의 배치방법을 제공하는 것이다.
본 발명의 반도체 집적회로 장치에 있어서, 기능 셀은 소자들이 기능 셀의 중심점에 대하여 90°마다 회전대칭되도록 십자형으로 형성된다.
이 결과, 전 단계의 기능 셀의 출력단자는 다음 단계의 기능 셀의 입력단자와 동일한 좌표 축에서 대향된다.
이에 의해, 기능 셀들은 최단 거리로 배선될 수 있다. 그 결과, 여분의 배선 (패턴)을 추가할 필요가 없다. 그 결과, CML의 포지티브 위상과 네가티브 위상의 각 신호는 임피던스 매칭이 될 수 있고, 그로 인하여, 지연, 타이밍 마진, 및 전력의 증가를 효과적으로 피할 수 있다.
더욱이, 자동 배선 공정전에 기능 셀을 적절히 배치함으로써, 자동 배선 공정후에 타이밍 확인에 의한 배선 길이의 조절 및 배치의 조정은 불필요하다. 이 결과, 디자인의 TAT는 효과적으로 감소될 수 있다.
도 1a 는 종래 CML 기능 셀의 논리 접속도.
도 1b 는 종래 CML 기능 셀의 논리 회로를 도시하는 회로도.
도 1c 는 종래 CML 기능 셀의 동작 파형도.
도 2a 는 종래 반도체 집적 회로 장치의 셀 어레이 구조의 예를 도시하는 배치도.
도 2b 는 종래 반도체 집적 회로 장치의 셀 어레이 구조의 예를 도시하는 배치도.
도 3 은 종래 집적 회로 장치의 기능 셀의 배치 방법을 도시하는 흐름도.
도 4 는 본 발명의 제 1 실시예의 반도체 집적 회로 장치의 셀 구조를 도시하는 배치도.
도 5 는 본 발명의 제 2 실시예의 반도체 집적 회로 장치의 셀 구조를 도시하는 배치도.
도 6 은 두개의 셀이 자동적으로 배선되도록 접속하기 위한 입력 단자와 출력 단자 각각의 위치의 예를 도시하는 배치도.
도 7 은 본 발명의 제 3 실시예의 반도체 집적 회로 장치의 셀 구조를 도시하는 배치도.
도 8 은 본 발명의 제 4 실시예의 반도체 집적 회로 장치의 기능 셀 배치 방법의 동작의 예를 도시하는 흐름도.
도 9 는 도 8 에 도시된 기능 셀의 배치 방향의 적정화를 상세히 도시하는 흐름도.
도 10 은 도 8 에 도시된 기능 셀의 이동을 상세히 도시하는 흐름도.
*도면의 주요 부분에 대한 설명*
1, 2, 3, 111 내지 115, 121 내지 124, 131 내지 135, 141 내지 144, 151 내지 155, 401, 402, 511 내지 514 : 기능 셀
11 : 트랜지스터 12 : 저항
도 1 내지 도 3 을 참조하여, 종래 반도체 집적회로 장치와 기능 셀의 배치 방법이 본 발명의 이해를 돕기 위하여 먼저 설명된다.
반도체 집적회로 장치 및 기능 셀의 배치방법은 본 명세서의 전제부에서 언급된 종래 반도체 집적회로 장치 및 기능 셀의 배치방법과 동일하다.
도 1a 및 도 1b 에 도시된 바와 같이, 전 단계의 기능 셀 (401)의 포지티브 위상 출력은 배선(패턴) (W31)을 통하여 다음 단계의 기능 셀 (402)의 포지티브 위상 입력에 공급된다. 이와 유사하게, 네가티브 (반대) 위상 출력은 배선 (패턴) (W41)을 통하여 다음 단계의 기능 셀 (402)의 네가티브 (반대) 위상 입력에 공급된다.
도 1b 를 참조하면, 기능 셀 (401)은 차동 페어 트랜지스터 (Q11,Q12), 전류원 트랜지스터 (Q13), 트랜지스터 (Q11,Q12) 각각의 부하저항 (R11,R12), 및 트랜지스터 (Q13)의 이미터 저항 (R13)을 포함한다.
이와 유사하게, 기능 셀 (402)은 차동 페어 트랜지스터 (Q21,Q22), 전류원 트랜지스터 (Q23), 트랜지스터 (Q21,Q22) 각각의 부하저항 (R21,R22), 및 트랜지스터 (Q23)의 이미터 저항 (R23)을 포함한다.
이 구조에서, 트랜지스터 (Q11)의 콜렉터와 트랜지스터 (Q21)의 베이스간의 저항 (31)은 배선 (W31)의 기생저항이며, 트랜지스터 (Q12)의 콜렉터와 트랜지스터 (Q22)의 베이스간의 저항 (41)은 배선 (W41)의 기생저항이다.
더욱이, 트랜지스터 (Q21,Q22) 각각의 베이스와 접지 사이에 삽입된 커패시터 (C31,C41)는 각각 배선의 기생 커패시터를 나타낸다.
도 1c 를 참조하면, 기생저항 (R31,R41)과 기생 커패시터 (C31,C41)가 각각 서로 동일한 경우, 포지티브 위상의 파형 (S)과 네가티브 위상의 파형 (SB)은 중앙의 P1 점에서 교차한다.
한편, 포지티브 위상측의 기생저항 (R31)과 기생 커패시터 (C31)가 네가티브 위상측의 기생저항 (R41)과 기생 커패시터 (C41)보다 큰 경우, 파형은 불균형이 되고, 두 파형은 P1 지점 위의 P2 지점에서 교차한다. 그 결과, 도 1c 에 도시된 바와 같이, 지연 (Tpd)이 발생한다.
종래 반도체 집적회로 장치에 있어서, 배선길이는 포지티브 위상과 네가티브 위상 사이에서 맞추어진다. 특히, 크리티컬 신호경로에 대해서, 기능 셀은 우선적으로 먼저 강제 배치된다. 더욱이, 자동배치와 배선공정후에 접속된 배선경로는 적절히 변경된다. 더욱이, 기능 셀의 배치 위치도 변경된다. 이에 의해, 종래 반도체 집적회로 장치에서 균형된 배치가 실현된다.
도 2a 를 참조하면, 종래 CML의 셀 (501)은 직사각형 형태이다. 이 경우, CML을 구성하는 NPN 트랜지스터 (11)와 저항 (12)은 동일한 방향으로 배치된다.
또한, 도 2b 를 참조하면, 종래의 셀 어레이 (510)는 셀 어레이 (510)를 구성하는 모든 기능 셀 (511 내지 514)이 동일한 방향의 어레이 구조를 구성하도록 배치되어 있다.
도 2b 에 도시된 바와 같이, 기능 셀 (511)과 기능 셀 (512)은 포지티브 위상신호 배선 (W51)과 네가티브 위상신호 배선 (W52)을 통하여 수직방향으로 일렬로 배치된다.
또한, 기능 셀 (513)과 기능 셀 (514)은 포지티브 위상신호 배선 (W53)과 네가티브 위상신호 배선 (W54)을 통하여 수평방향으로 일렬로 배치된다.
도 2b 에 도시된 바와 같이, 수평방향으로 배치된 기능 셀 (513)의 하부측의 출력단자는 기능 셀 (514)의 상부측의 입력단자와 대면하지 않는다. 그러므로, 배선 (W53)과 배선(W54)을 직선 형태로 배선하는 것은 불가능하다. 결과적으로, 배선길이의 차이의 요인이 되는 우회 배선이 필요하다.
한편, 기능 셀 (511)의 출력단자는 기능 셀 (512)의 입력단자와 대면한다. 이 결과, 배선 (W51,W52)은 직선 형태로 배선이 가능하다.
계속해서, 도 3 을 참조하여 종래의 기능셀의 자동 배치 및 배선방법에 대하여 설명한다.
먼저, 단계 (P1)에서, 기능 셀은 회로 접속 정보 (302)와 자동 배선 데이터 베이스 (303)에 따라서 동일 방향으로 어레이 형태로 배치된 셀 어레이상에 배치된다.
다음, 단계 (P2)에서 출력단자와 입력단자가 상기 배치된 기능 셀들 사이에서 접속된다.
계속해서, 각 CML의 포지티브 위상과 네가티브 위상의 배선거리는 단계 (P3)에서 추출된다. 그후에, 두 배선 길이는 단계 (P4)에서 비교된다. 이 결과, 두 길이가 서로 동일한 경우, 자동 배치 배선 공정은 종료되고, 공정은 다음 단계로 진행된다.
차이가 허용범위을 초과하고 두 길이가 서로 동일하지 않은 경우, 단계 (P5)에서 배선경로는 수동적으로 변경되고, 포지티브 위상과 네가티브 위상의 신호 배선길이는 다시 단계 (P6)에서 비교된다.
이 비교는 각 신호경로에 대하여 수행된다. 이 결과, 두 길이가 서로 동일하면, 자동 배치 배선 공정은 종료되고, 공정은 다음 단계로 진행된다.
배선 경로의 변경에서 두 길이가 서로 동일하지 않으면, 배치된 기능 셀의 위치가 다시 변경된다. 또한, 공정은 단계 (P4)로 다시 복귀하여 모든 신호 배선을 확인한다.
상술된 반도체 집적회로 장치와 기능 셀의 배치방법에 있어서, 위치는 전 단계의 기능 셀의 출력단자와 다음 단계의 기능 셀의 입력단자 사이에서 항상 최소 거리로 유지되지는 않는다. 이에 의해, CML의 포지티브 위상과 네가티브 위상의 신호 배선의 길이가 서로 다르기 때문에 임피던스 차가 발생한다.
이 조건에서, 양 신호 배선길이가 맞추어져 두 신호간에 균형을 유지하는 경우, 여분의 배선이 긴 배선길이에 일치하도록 짧은 배선에 추가되어야만 한다. 이 경우, 여분의 배선길이로 인하여 지연은 커지고, 타이밍 마진과 전력은 크게 증가한다.
더욱이, 자동 배선 공정만으로는 포지티브 위상과 네가티브 위상의 신호 배선길이를 맞추는 것은 불가능하다. 타이밍 디자인에서 두 길이간의 차이가 허용 범위를 초과하면, 배선경로와 기능 셀의 배치 위치는 자동 배선 공정후에 수동적으로 변경된다.
결과적으로, 타이밍 검증을 수렴하는데 긴 시간이 필요하다. 이 결과, 디자인 TAT(Turn Around Time)는 자동 배선 공정과 기능 셀의 배치 위치의 조정에 의하여 불가피하게 증가된다.
상술된 문제점을 고려하여, 본 발명은 반도체 집적회로 장치, 및 CML의 포지티브 위상과 네가티브 위상의 신호 배선간의 편차를 조정하기 위하여 여분의 배선을 추가하지 않고 배선을 수행할 수 있는 기능 셀의 배치 방법을 제공한다.
계속해서, 도 4 를 참조하여 본 발명의 제 1 실시예에 대하여 설명한다.
본 실시예의 반도체 집적회로 장치의 기능 셀(1)은 십자형으로 형성된다. 이 구조에서, CML 장치를 구성하는 NPN 트랜지스터 (11)와 저항 (12)은 기능 셀 (1)의 중심점에 대해 90°마다 회전 대칭되도록 배치된다.
특히, 전체 4 개의 트랜지스터는 기능 셀 (1)의 중심을 축으로 각 90°마다 하나씩 배치되어 있다.
더욱이, 전체 16 개의 저항 (12)은 트랜지스터 (11)의 외부에 90°마다 셀 (1)의 각 측에 4 개씩 배치되어 있다. 그러므로, 기능 셀 (1)은, 트랜지스터 (11) 가 셀 (1) 내부에 배치되고 저항 (12)이 상하좌우에 배치된 십자 형태로 구성된다.
이 경우, 기능 셀의 길이 (L1)(셀 길이)는 수직 및 수평 방향으로 동일하다. 또한, 십자형의 돌출부 폭 (D1)은 실질적으로 돌출부 길이 (D2)의 2 배이다.
계속해서, 도 5 를 참조하여 본 발명의 제 2 실시예의 반도체 집적회로 장치의 기능 셀 (2)에 대하여 설명한다.
기능 셀은 제 1 실시예와 같이 십자 형태로 형성된다. 이 구조에 있어서, CML 장치를 구성하는 NPN 트랜지스터 (11)와 저항 (12)은 셀 (2)의 중심을 통과하는 X축 및 Y축에 대하여 선대칭되도록 배치된다.
도 5 에 도시된 바와 같이, 전체 4 개의 트랜지스터 (11)는 셀 중심에 대하여 X 축의 좌우측과 Y 축의 상하측에 배치된다. 또한, 전체 8 개의 저항 (12)의 각각은 4 개의 트랜지스터의 양측에 배치된다.
이 경우, 기능 셀의 길이 (L1) (셀길이)는 수직 및 수평 방향으로 동일하다. 또한, 십자형의 돌출부 폭 (D1)은 실질적으로 돌출부 길이 (D2)의 2 배이다.
도 6 을 참조하면, 각 입력단자 (TI,TIB)는 자동 배선 공정을 수행하기 위한 배치 위치에 기초하여 배선격자 (G) 상에 각 출력단자 (TO,TOB)와 동일한 Y 축상에 배치된다.
계속해서, 도 7 을 참조하여, 본 발명의 제 3 실시예의 반도체 집적회로 장치의 어레이 구조의 예에 관하여 설명한다.
도 7 에 도시된 반도체 집적회로 장치의 셀 어레이는 제 1 실시예의 셀 또는 제 2 실시예의 셀이 칩상에 배치된 셀 어레이로 구성된다. 임의의 위치에 배치된 셀이 기준 기능 셀 (111)로 결정된다. 기준 기능 셀 (111)과 동일한 셀은 셀 길이 (L1)와 동일한 피치로 X 방향으로, 셀 길이 (L1)의 1.5 배의 피치로 Y 방향으로 각각 어레이 형태로 배치된다.
또한, 기능 셀 (111)을 포함하는 어레이가 제 1 행으로 결정되면, 제 2 행의 어레이의 기능 셀 (111)에 인접한 기능 셀은 제 2 기능 셀 (121)로 결정된다. 여기에서, 제 2 기능 셀 (121)은 X 방향으로 셀 길이의 1/2, Y 방향으로 셀 길이의 3/4 이동된다.
기준 기능 셀 (121)과 동일한 셀들은 셀 길이와 동일한 피치로 X 방향으로, 셀 길이의 1.5 배의 피치로 Y 방향으로 각각 어레이 형태로 배치된다.
여기에서, 제 1 행의 기능 셀은 연속적으로 기능 셀 (111,112,…)에 의하여 나타내어지고, 제 2 행의 기능 셀은 연속적으로 기능 셀 (121,122,…)에 의하여 나타내어지고, 제 3 행의 기능 셀은 연속적으로 기능 셀 (131,132,…)에 의하여 나타내어진다.
후에 설명되겠지만, 제 1 행의 각 기능 셀 (111,112,…)과 제 5 행의 기능 셀들은 셀의 상부측에 입력단자 (TI,TIB)와 셀의 하부측에 출력단자 (TO,TOB)를 구비한다.
더욱이, 제 2 행의 각 기능 셀 (121,122,…)은 셀의 좌측에 입력단자 (TI,TIB)와 셀의 우측에 출력단자 (TO,TOB)를 구비한다.
도시된 예에서, 제 1 행의 기능 셀 (113)의 출력 단자는 배선 (W1,W1B)을 통하여 제 5 행의 기능 셀 (153)의 입력단자에 접속되어 있다. 또한, 제 2 행의 기능 셀 (121)의 출력단자는 배선 (W2,W2B)을 통하여 기능 셀 (124)의 입력단자에 접속되어 있다.
더욱이, 제 2 행의 기능 셀 (124)의 출력단자는 배선 (W3,W3B)을 통하여 제 5 행의 기능 셀 (155)의 입력단자에 접속되어 있다.
계속해서, 도 8 내지 도 10 에 도시된 흐름도로 본 발명의 제 4 실시예의 반도체 집적회로의 기능 셀의 배치방법에 관하여 설명한다.
이 배치방법에서, 단계 (S4)의 배치 방향 적정화와 단계 (S6)의 기능 셀의 이동이 종래의 흐름도에서의 초기 배치후에 추가된다.
먼저, 단계 (S1)에서, 기능 셀은 회로접속정보 (302)와 자동 배선 데이터베이스 (303)에 기초하여 종래의 방법으로 배치된다.
다음, 단계 (S2)에서, 전 단계의 기능 셀과 다음 단계의 기능 셀의 좌표가 상기 배치된 기능 셀 중에서 판독된다.
그후에, 단계 (S3)에서, 전 단계와 다음 단계의 기능 셀들이 동일한 X 좌표축 또는 Y 좌표축 상에 존재하는지 판단된다.
기능 셀들이 동일한 좌표축 상에 존재할 경우, 공정은 단계 (S4)로 진행된다. 이 단계 (S4)에서, 기능 셀의 배치 방향과 위치가 적정화된다.
단계 (5)에서, 모든 신호배선이 적정화되었는지를 확인한다. 그들이 적정화되었으면, 기능 셀의 배치 흐름은 단계 (S7)에서 종료된다.
단계 (S4)의 배치 방향 적정화의 세부사항은 도 9 에 설명되어 있다. 도 9 를 참조하면, 단계 (S41)에서 기능 셀의 배치 좌표가 판독된다. 단계 (S42)에서는, 동일한 좌표축이 X 축 또는 Y 축 상에 존재하는지 판단된다.
X 축이 동일 좌표축인 경우, 포지티브 값 또는 네가티브 값이 두 좌표의 차이로부터 판단되고, 적정한 방향은 단계 (S43 내지 S46)에서 결정된다. 마찬가지로, Y 축이 동일한 좌표축인 경우, 적정한 방향은 단계 (S47 내지 S50)에서 결정된다.
기능 셀의 이동 단계 (S6)는 도 10 에 도시된 흐름도로 설명된다.
먼저, 단계 (S61)에서, 전 단계의 기능 셀과 다음 단계의 기능 셀의 X 좌표와 Y 좌표의 각 차이가 추출된다. 또한, 단계 (S62)에서 상기 각 차이의 차가 추출된다.
다음, 단계 (S63)에서, 기능 셀의 이동 좌표축이 상기 차로부터 결정된다. 기능 셀의 이동위치는 단계 (S62) 에서의 계산 결과로부터의 포지티브 값과 네가티브 값에 기초하여 판정된다 (단계 (S64,S65)).
단계 (S63)의 판정의 결과로서, 다음 단계의 기능 셀이 Y 좌표 방향으로 이동될 경우, 단계 (S64)에서 다음 단계의 기능 셀은 Y 좌표로 좌표 D만큼 이동한다.
그후, 단계 (S66)에서, 다른 기능 셀이 이미 기능 셀의 이동 위치에 위치되었는지가 판단된다. 다른 셀이 이미 위치되어 있는 경우, 두 타이밍 디자인의 우선 순위는 단계 (S67)에서 비교된다. 이 결과, 낮은 우선 순위를 갖는 기능 셀은 단계 (S68,S69)에서 이동된다.
단계 (S63)의 판단 결과, 기능 셀이 X 좌표로 이동될 경우, 단계 (S65)에서 다음 단계의 기능 셀은 X 좌표로 좌표 C만큼 이동된다. 그후, 단계 (S70)에서, X 축의 공정 단계 (S66 내지 S69)가 동일한 방법으로 수행된다.
다시 도 8 내지 도 10 을 참조하여, 본 실시예의 셀 배치 방법의 흐름 동작에 대하여 설명된다.
먼저, 단계 (S1)에서 기능 셀이 배치된다. 단계 (S2)에서 전 단계와 다음 단계의 각 셀의 배치 위치의 좌표가 판독된다.
다음, 단계 (S3)에서, 전 단계와 다음 단계의 각 셀의 배치 위치가 동일 좌표축 상에 존재하는지의 여부가 판단된다. 배치 위치가 X 축 또는 Y 축의 동일 좌표축 상에 존재할 경우, 공정은 단계 (S4)로 진행된다. 배치 위치가 X 축 또는 Y 축의 동일한 좌표축 상에 존재하지 않을 경우, 공정은 단계 (S6)으로 진행된다.
전 단계와 다음 단계의 각 기능 셀의 배치 위치가 동일한 좌표상에 존재하여 공정이 단계 (S4)로 진행될 경우, 단계 (S41)에서 각 기능 셀의 배치 좌표가 판독된다.
그후, 다음 단계의 기능 셀의 Y 좌표와 전 단계의 기능 셀의 Y 좌표 사이의 차이가 결정되고, 단계 (S42)에서 그 값이 '0'인지 또는 '0'이 아닌 다른 값인지가 판단된다. 그 값이 '0'일 경우, 각 기능 셀은 동일한 X 축에 배치된다고 판정된다.
계속해서, 단계 (S43)에서 다음 단계의 기능 셀의 X 좌표와 전 단계의 기능 셀의 X 좌표 사이의 차이가 결정되고, 단계 (S44)에서 그 차이 값이 포지티브인지 네가티브인지 판단된다.
그 값이 포지티브일 경우, 전 단계의 기능 셀은 좌측에 위치되고, 다음 단계의 기능 셀은 우측에 배치된다고 판정된다. 신호의 흐름 방향이 두 기능 셀 사이에서 좌측에서 우측으로 향한다고 알려져있다.
그러므로, 입력단자와 출력단자를 가지며 도 6 에 도시된 기능 셀 (3)이 배치된 경우, 전 단계의 기능 셀의 출력단자가 다음 단계의 기능 셀의 입력단자와 대면하도록 두 배치 방향은 90°로 결정된다.
한편, 단계 (S44)에서 전 단계의 기능 셀이 우측에 위치하고 다음 단계의 기능 셀이 좌측에 위치한다고 판단될 경우, 배치 방향은 동일한 방법으로 270°로 결정된다.
더욱이, 단계 (S42)에서 전 단계와 다음 단계의 각 기능 셀이 Y 축에 배치되었다고 판단되면, 단계 (S47 내지 S50)에서 전 단계와 다음 단계의 각 기능 셀의 방향이 결정된다.
이에 의해, 전 단계의 기능 셀의 출력단자와 다음 단계의 입력단자는 동일한 좌표 축에서 서로 대향하도록 배치된다. 또한, 포지티브 위상과 네가티브 위상의 각 배선은 상술한 자동 배선 기계의 선형 배선 공정의 특징인 배선 선형성에 의하여 동일한 길이와 최소 거리로 접속된다.
전 단계와 다음 단계의 각 셀의 배치 위치가 동일한 좌표 축에 존재하지 않아 공정이 단계 (S6)로 진행될 경우, 단계 (S61)에서 전 단계와 다음 단계의 기능 셀의 X 좌표와 Y 좌표가 계산되고, 단계 (S62)에서 상기 계산 결과들 사이의 차이가 결정된다.
이 실시예에서, 셀은 X 또는 Y 좌표 거리 중에서 짧은 쪽으로 이동한다. 그 결과, 단계 (S63)에서 포지티브 값 또는 네가티브 값이 판단된다. 그 값이 포지티브일 경우, 다음 단계의 기능 셀의 Y 좌표가 이동된다. 한편, 그 값이 네가티브일 경우, X 좌표가 이동된다.
Y 좌표가 이동될 경우, 다음 단계의 기능 셀의 Y 좌표와 전 단계의 기능 셀의 Y 좌표간의 거리가 이동된다. 한편, X 좌표가 이동되면, X 좌표의 차의 거리는 동일한 방식으로 이동된다.
이 경우, 도 7 을 참조하면, 신호 흐름이 기능 셀 (121,124,155) 처럼 기능 셀 (124)을 통하여 90°변경될 경우, 기능 셀 (155)의 배치 좌표는 배선 (W3B)에 기초하여 결정된다. 결과적으로, 기능 셀 (124)의 출력단자 좌표와 기능 셀 (155)의 입력단자 좌표가 서로 맞추어진다.
또한, 단계 (S64)에서 Y 좌표가 이동될 경우, 단계 (S66)에서 다른 셀이 이동 위치에 배치되었는지의 여부가 판단된다.
더욱이, 이동 위치의 배치 좌표를 비교함으로써 동일 좌표가 모든 배치된 기능 셀에 대해 존재하는지가 판단된다. 동일한 좌표가 존재할 경우, 양 좌표간의 우선 순위는 단계 (S67)에서 비교된다.
이동 위치의 기능 셀이 크리티컬 경로 정보 (301)보다 높은 우선 순위를 가질 경우, 단계 (S68)에서 이동된 기능 셀의 Y 좌표는 1 셀씩 이동되고, 이 동작은 기능 셀이 다른 기능 셀에 중복되지 않을 때까지 반복된다.
또한, 이 공정은 단계 (S2)로 복귀되고, 이 방향은 단계 (S4)의 각 공정에서 적정화된다.
다음 단계의 기능 셀에 대하여 이 동작을 연속적으로 반복함으로써, 모든 기능 셀은 동일한 X 축 또는 Y 축에 배치된다.
더욱이, 단계 (S63)에서 다음 단계의 기능 셀의 X 축이 이동되었다고 판단될 경우, Y 축의 이동 공정의 단계 (S66 내지 S69)와 동일한 공정의 단계 (S70)에서 기능 셀이 전송된다. 이에 의해, 배치 위치와 방향은 적정화된다.
계속해서, 도 4 에 도시된 제 3 실시예의 반도체 집적회로 장치의 셀 어레이를 이용하여 본 실시예에 따른 공정 흐름에 관하여 설명한다.
도 7 에서, 제 1 실시예의 기능 셀은 내부논리영역상에 어레이 형태로 배치된다. 또한, 단자들 사이에 접속된 기능 셀 (111 내지 115, 121 내지 124, 131 내지 135, 141 내지 144, 및 151 내지 155)은 도 7 에 도시되어 있다.
여기서, 본 실시예의 배치 배선 흐름과 관련하여 기능 셀 (113,153,155,121,및 124)에 관하여 다시 설명된다.
상술된 바와 같이, 각 기능 셀은 셀의 상부측에 입력단자 (TI,TIM), 셀의 하부측에 출력단자 (TO,TOB)를 가지며, 0°방향으로 배치되어 있다.
한편, 기능 셀 (121,124)의 각각은 셀의 좌측에 입력단자 (TI,TIM), 우측에 출력단자 (TO,TOB)를 가지며, 90°방향으로 배치된다.
이 경우, 기능 셀 (113)의 출력과 기능 셀 (153)의 입력은 포지티브 위상신호의 배선 (W1)과 네가티브 위상신호의 배선 (W1B)을 통하여 접속된다.
또한, 기능 셀 (121)의 출력과 기능 셀 (124)의 입력은 포지티브 위상신호의 배선 (W2)과 네가티브 위상신호의 배선을 통하여 접속된다.
더욱이, 기능 셀 (124)의 출력과 기능 셀 (155)의 입력은 포지티브 위상신호의 배선 (W3)과 네가티브 위상신호의 배선 (W3B)를 통하여 접속된다.
기능 셀이 100 ㎛ 의 셀 길이 (L1), 50 ㎛ 의 측 길이 (D1), 25 ㎛의 측 길이 (D2)를 가질 경우, 한 행의 어레이 피치는 X 방향으로 100 ㎛, Y 방향으로 그 1.5 배인 150 ㎛ 을 갖는다.
또한, 기능 셀의 입력단자 (TI,TIB)와 출력단자 (TO,TOB)가 셀 끝에서 10 ㎛ 떨어져 있으면, 기능 셀 (113,153)간의 신호흐름의 방향은 기능 셀 (113)로부터 기능 셀 (153)로 향한다.
결과적으로, 두 기능 셀간의 배치방향은 0°이 되고, 동일한 Y 축 상에서 기능 셀 (113)의 출력단자는 기능 셀 (153)의 입력단자에 대향한다.
이들 기능 셀 사이에서 자동 배선 공정이 수행될 경우, 단자간의 거리는 두 셀 분의 200 ㎛와 각 셀 내의 셀 끝과 단자 사이의 거리의 합이 되어, 총 220 ㎛가 된다. 또한, 포지티브 위상과 네가티브 위상의 각 단자 위치는 동일한 Y 좌표에서 동일한 X 축상에 존재한다. 결과적으로, 두 길이는 서로 동일하다.
종래 셀 구조에서는, 포지티브 위상과 네가티브 위상 사이에서 짧은 배선이 200 ㎛일 경우, 긴 배선이 300㎛로 접속되면, 여분의 100 ㎛의 배선이 짧은 쪽에 추가되어야만 한다.
이와 반대로, 본 발명에서는, 양쪽 모두 200 ㎛의 길이의 배선이 된다. 이에 의해, 여분의 100㎛ 에 기인한 지연, 타이밍 마진, 및 전력 증가가 효과적으로 방지된다.

Claims (14)

  1. 입력신호 및 출력신호가 상보의 신호인 전류모드논리 (CML) 형의 논리회로를 구성하는 소자를 배치한 기능 셀을 구비하는 반도체 집적회로 장치에 있어서,
    상기 기능 셀은 중심점을 갖고,
    상기 기능 셀이 이 셀의 중심점에 대하여 90°마다 회전대칭이 되도록 상기 소자가 배치된 십자형으로 형성되는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제 1 항에 있어서,
    상기 소자는 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제 2 항에 있어서,
    상기 기능 셀내에 다수의 저항이 더 배치되며,
    상기 저항의 각각은 상기 트랜지스터의 외부의 상기 기능 셀의 각 측에 매 90°마다 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 기능 셀은 X 방향으로 제 1 크기 및 Y 방향으로 제 2 크기를 구비하며,
    상기 반도체 집적 회로 장치는 제 1 셀 어레이를 구비하며,
    상기 제 1 셀 어레이는 기준 기능 셀로서 제 1 좌표에 배치된 상기 기능 셀, 상기 제 1 좌표로부터 상기 제 1 크기의 피치로 X 방향에 어레이 형태로 배치된 다수의 상기 기능 셀, 및 상기 제 1 좌표로부터 상기 제 2 크기의 1.5배의 피치로 Y 방향에 어레이 형태로 배치된 다수의 상기 기능셀을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제 4 항에 있어서,
    상기 기능 셀은 제 2 좌표에 배치되고,
    상기 제 2 좌표는 상기 제 1 좌표로부터 X 방향으로 상기 제 1 크기의 1/2 이동되며 Y 방향으로 상기 제 2 크기의 3/4 이동되며,
    상기 반도체 집적 회로 장치는 제 2 셀 어레이를 구비하며,
    상기 제 2 셀 어레이는 상기 제 2 좌표로부터 상기 제 1 크기의 피치로 X 방향에 어레이 형태로 배치된 다수의 상기 기능 셀, 및 상기 제 2 좌표로부터 상기 제 2 크기의 1.5배 피치로 Y 방향에 어레이 형태로 배치된 다수의 상기 기능 셀을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 입력신호 및 출력신호가 상보의 신호인 전류모드논리 (CML) 형의 논리회로를 구성하는 소자를 배치한 기능 셀을 구비하는 반도체 집적회로 장치에 있어서,
    상기 기능 셀은 중심점과, 상기 중심점을 통과하는 X 축 및 Y 축을 갖고,
    상기 기능 셀이 상기 X 축과 Y축에 대하여 선대칭이 되도록 상기 소자가 배치된 십자형으로 형성되는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제 6 항에 있어서,
    상기 소자는 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적장치 회로.
  8. 제 7 항에 있어서,
    다수의 저항은 상기 기능 셀에 더 배치되며,
    상기 저항의 각각은 상기 트랜지스터의 외부의 상기 기능 셀의 각 측에 매 90°마다 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제 6 항에 있어서,
    상기 기능 셀은 X 방향에 제 1 크기와 Y 방향에 제 2 크기를 구비하며,
    상기 반도체 집적 회로 장치는 제 1 셀 어레이를 구비하며,
    상기 제 1 셀 어레이는 기준 기능 셀로서 제 1 좌표에 배치된 상기 기능 셀, 상기 제 1 좌표로부터 상기 제 1 크기의 피치로 X 방향에 어레이 형태로 배치된 다수의 상기 기능 셀, 및 상기 제 1 좌표로부터 제 2 크기의 1.5배의 피치로 Y 방향에 어레이 형태로 배치된 다수의 기능 셀을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제 9 항에 있어서,
    상기 기능 셀은 제 2 좌표에 배치되고, 상기 제 2 좌표는 상기 제 1 좌표로부터 X 방향으로 상기 제 1 크기의 1/2 이동되며 Y 방향으로 상기 제 2 크기의 3/4 이동되고,
    상기 반도체 집적 회로 장치는 제 2 셀 어레이를 구비하며,
    상기 제 2 셀 어레이는 상기 제 2 좌표로부터 상기 제 1 크기의 피치로 X 방향으로 어레이 형태로 배치된 다수의 상기 기능 셀, 및 상기 제 2 좌표로부터 상기 제 2 크기의 1.5배 피치로 Y 방향으로 어레이 형태로 배치된 다수의 상기 기능 셀을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 입력신호 및 출력신호가 상보의 신호인 전류 모드 논리 (CML) 형의 논리 회로를 구성하는 소자를 배치한 기능 셀을 구비한 반도체 집적회로 장치에 있어서,
    X 축과 Y 축을 가지며, 배선을 자동 배선하기 위한 배선격자;
    상기 배선격자 상에 배치되고, 적어도 입력단자를 구비하는 제 1 기능 셀; 및
    상기 배선격자 상에 배치되고, 적어도 출력단자를 구비하는 제 2 기능 셀을 포함하고,
    상기 입력단자와 출력단자는 동일한 X 축 또는 동일한 Y 축 상에 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 입력신호 및 출력신호가 상보의 신호인 전류모드논리 (CML) 형의 논리회로를 구성하는 소자를 셀의 중심점에 대하여 90°마다 회전대칭이 되도록 배치한 십자형으로 형성된 기능 셀을 구비하는 반도체 집적회로 장치의 기능 셀의 배치방법에 있어서,
    회로 접속 데이터 정보와 자동 배선 데이터 베이스에 따라서 전 단계의 상기 기능 셀의 좌표와 다음 단계의 상기 기능 셀의 좌표를 판독하는 단계;
    전 단계와 다음 단계의 상기 기능 셀이 X 축 또는 Y 축의 동일 좌표상에 존재하는지를 판단하는 단계;
    상기 기능 셀이 동일 좌표축상에 존재할 경우, 상기 기능 셀의 배치 방향의 적정화 단계; 및
    상기 기능 셀이 동일한 좌표축에 존재하지 않을 경우, 상기 기능 셀의 배치 위치와 배치 방향의 적정화 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 기능 셀의 배치 방법.
  13. 제 12 항에 있어서,
    상기 배치 방향의 적정화 단계는,
    상기 기능 셀의 좌표에 따라서 전 단계의 상기 기능 셀과 다음 단계의 상기 기능 셀간의 상대 위치 관계의 결정 단계;
    상기 상대 위치 관계에 따라서 신호 전송 방향의 검출 단계; 및
    상기 전 단계의 기능 셀의 출력 단자를 상기 다음 단계의 기능 셀의 입력 단자에 대향하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 기능 셀의 배치 방법.
  14. 제 12 항에 있어서,
    상기 배치 위치와 배치 방향의 적정화 단계는,
    상기 셀이 X 축과 Y 축의 동일 좌표 축에 존재하지 않을 경우, 전 단계와 다음 단계의 상기 셀들의 배치 좌표에 따라서 다음 단계의 상기 기능 셀의 이동 좌표 축과 이동 방향의 결정 단계; 및
    다음 단계의 상기 기능 셀을 미리 선택된 위치에 이동 시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 기능 셀의 배치 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI221656B (en) * 2001-10-24 2004-10-01 Sanyo Electric Co Semiconductor integrated circuit device
TW579576B (en) * 2001-10-24 2004-03-11 Sanyo Electric Co Semiconductor circuit
KR100448901B1 (ko) * 2002-08-23 2004-09-16 삼성전자주식회사 종결 회로를 갖는 반도체 집적 회로의 레이아웃
US20060286754A1 (en) * 2005-06-16 2006-12-21 Eiichi Hosomi Semiconductor device with interface circuit and method of configuring semiconductor devices
CN101452496B (zh) * 2007-12-06 2010-09-22 英业达股份有限公司 获取信号线的布设路径的方法
JP2011108994A (ja) 2009-11-20 2011-06-02 Elpida Memory Inc 半導体装置
CN110637358B (zh) * 2017-05-15 2022-09-23 株式会社索思未来 半导体集成电路装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2018021B (en) * 1978-04-01 1982-10-13 Racal Microelect System Uncommitted logic cells
JPS60501881A (ja) * 1983-07-14 1985-10-31 アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド 専用されていない入力／出力セルを有する半導体ダイ
JPS6027145A (ja) * 1983-07-25 1985-02-12 Hitachi Ltd 半導体集積回路装置
JPS63107144A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd 半導体装置
CA2046554A1 (en) * 1990-07-10 1992-01-11 Masahiro Kugishima Basic cell and arrangement structure thereof
US5187556A (en) * 1990-08-13 1993-02-16 Kawasaki Steel Corporation Cmos master slice
JP2508386B2 (ja) * 1990-08-29 1996-06-19 三菱電機株式会社 集積回路のレイアウト構造
JP3275313B2 (ja) * 1991-09-02 2002-04-15 セイコーエプソン株式会社 半導体装置

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