KR20010102120A - 지그재그형 도전체 트랙을 갖는 집적 회로 및 이의 제조방법 - Google Patents
지그재그형 도전체 트랙을 갖는 집적 회로 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20010102120A KR20010102120A KR1020017010284A KR20017010284A KR20010102120A KR 20010102120 A KR20010102120 A KR 20010102120A KR 1020017010284 A KR1020017010284 A KR 1020017010284A KR 20017010284 A KR20017010284 A KR 20017010284A KR 20010102120 A KR20010102120 A KR 20010102120A
- Authority
- KR
- South Korea
- Prior art keywords
- conductor
- circuit
- track
- zigzag
- layer
- Prior art date
Links
- 239000004020 conductor Substances 0.000 title claims abstract description 150
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 title claims abstract description 5
- 230000008859 change Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 230000004048 modification Effects 0.000 abstract description 11
- 238000012986 modification Methods 0.000 abstract description 11
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
- H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
집적 회로는 다수의 도전체층을 통해 확장하며 제 1 및 제 2 회로 엘리먼트에 접속된 단부를 갖는 지그재그형 도전체 트랙(serpentine condutcor track)을 포함하며, 상기 단부는 도전체층 중의 반대편 최외각에 존재한다. 상기 지그재그형 도전체 트랙은 (i) 상기 제 1 및 제 2 회로 엘리먼트가 서로 전기적으로 접속되도록 연속이 되도록 만들어지거나 (ii) 상기 제 1 및 제 2 회로 엘리먼트가 전기적으로 접속되지 않도록 불연속이 되도록 만들어질 수 있다. 후자의 경우에서, 불연속은 도전체층 중의 임의의 하나에서 형성될 수 있으며, 브리징 도전체 트랙(bridging conductor track)이 상기 불연속과 동일한 층에서 형성되며, 상기 브리징 도전체 트랙은 지그재그형 도전체 트랙과 접속하며, 상기 제 1 및 제 2 회로 엘리먼트 중의 하나를 바이패스한다. 이러한 구조는 회로 변경이 임의의 도전체 층에서 이루워질 수 있다는 장점을 갖는다. 이는 집적 회로에서 회로 수정(a circuit revison)을 고려하기 위해 모듈 ID 회로의 출력을 변경하는 것이 필요한 모듈 ID 회로의 구현에 있어서 특히 유용하다. 그의 출력을 변경시키기 위한 모듈 ID 회로에서의 변경은 회로 수정을 하기 위해 사용되는 층과 동일한 층에서 이루워 질 수 있기 때문에, 회로 변경을 위해 사용되는 마스크에서 어떤 추가적인 마스크 변경도 필요하지 않게된다.
Description
집적 회로(IC)는 통상적으로 기판과, 기판 상의 트랜지스터, 저항, 캐패시터 등과 같은 회로 엘리먼트를 포함하는 활성 영역과, 다수의 도전체층 및 상기 도전체층 간에 배치된(interspersed) 절연층을 갖는 활성 영역에 인접하는 영역을 갖는다. 각 도전체층은 회로 엘리먼트에 전력을 공급하며 엘리먼트 간에 신호 라우팅을 제공하는 다수의 도전체 트랙을 포함한다.
집적 회로의 설계 및 테스팅 동안, 또는 심지어 집적 회로가 생산된 후에라도, 결함을 제거하거나 아니면 회로 동작을 향상시키기 위해 회로 동작을 종종 수정할 필요가 있다. 다양한 수정 중 가장 엄격한 마지막 수정에서, 기판 상의 회로 엘리먼트의 내용 및 구성을 규정하는 마스크에 대해 수정을 요구할 수도 있다.그러나, 종종 설계자는 잠재적 문제를 예상하여 이러한 문제를 수리하기 위해 집적 회로 상에 충분한 회로 엘리먼트를 포함시킨다. 가령, 설계자는 신호 라우팅에서 타이밍 문제를 제거하기 위해 버퍼 회로 엘리먼트의 선택을 포함시킬 수도 있다. 그러면, 이러한 수리(fix)를 구현하기 위해 회로 엘리먼트 중 어떤 것을 분리시키거나 접속시키도록 도전체 라우팅을 수정하는 문제가 존재한다.
또한, 다수의 칩 설계는 소프트웨어에 의해 판독가능한 식별(identification)(ID) 모듈을 포함한다. ID 모듈의 목적은 소프트웨어가 하드웨어를 식별하여, 이러한 식별에 기초하여 칩 및 대응하는 소프트웨어를 구성하도록 하게 하는 것이다. 증명된 회로 모듈이 집적 회로에 "플러그 인"되는 시스템-온-칩(system on a chip) 설계로 산업계의 동향이 이동함에 따라, 각 모듈은 대응하는 ID 모듈을 갖는 것이 바람직할 것이다.
특정한 모듈에 대해 회로 수리/강화를 하는 경우, 통상적으로 모듈 ID 회로의 출력을 변경하는 것이 필요하며, 이로써 소프트웨어는 상기 변경을 반영하는 상이한 ID 코드를 판독할 것이다.
ID 모듈의 통상적인 구현은 모듈 ID 레지스터의 레지스터 전송 레벨(Register Transfer Level)(RTL) 구현에 의해 이루어진다. 다른 구현에서는, ID 모듈은 레지스터가 아니라 소프트웨어에 의해 판독될 수 있는 단순한 상수이다. 상수의 경우에는, ID는 하나 또는 그 이상의 도전체층에서 라우팅을 변경함으로써 변경될 수는 없으며, 완전히 새로운 마스크 세트가 ID 변경을 구현하는데 필요하다. 이는 마스크 세트의 비용 뿐만 아니라 새로운 마스크를 만들기 위한 시간에의해 요구되는 스케쥴 편차(schedule slippage)의 관점에서 비용이 많이든다.
다른 구현은 모듈 ID의 값이 금속층에서의 라우팅의 변경을 통해 수정되도록 하게한다. 그러나, 이런 종래 기술에서는, 라우팅에서 요구되는 변경은 통상적으로 모듈 ID의 수정을 필요로 하는 회로 수리를 위해 사용된 층과 다른 층 내에 존재한다. 그러므로, 추가적인 마스크 변경이 요구된다.
발명의 개요
통상적으로, 본 발명에 따르면, 집적 회로는 다수의 회로 엘리먼트와, 상기 회로 엘리먼트에 접속된 다수의 도전체 트랙을 포함하며, 상기 다수의 도전체 트랙은 다수의 도전체층의 스택으로 구성되며, 상기 스택의 경계는 제 1 및 제 2 반대편 최외각 도전체층들이다. 셀은 제 1 최외각 도전체층 내에 제 1 단부를 가지며, 제 2 반대편 최외각 도전체층에 제 2 반대편 단부를 갖는 지그재그형 도전체 트랙(a serpentine conductor track)을 포함한다. 지그재그형 트랙은 최외각 도전체층간의 임의의 도전체층을 통해 제 1 단부로부터 제 2 단부까지 연속적으로 확장된다. 지그재그형 트랙은 지그재그형 도전체 트랙의 트랙 부분을 접속하는 커플링을 더 포함하며, 상기 커플링은 도전체층을 통해 지그재그형 트랙의 확장 지역을 따라 번갈아서 횡적으로 오프셋된다. 상기 지그재그형 도전체 트랙의 제 1 단부는 상기 엘리먼트의 제 1 엘리먼트에 접속되며, 제 2 단부는 제 2 엘리먼트에 접속된다. 또한, 집적 회로는 (i)상기 제 1 회로 엘리먼트와 상기 제 2 회로 엘리먼트간의 연속적인 전기 경로를 형성하는 지그재그형 도전체 경로와, (ii) 상기 제1 및 제 2 회로 엘리먼트가 서로 접속되지 않도록 상기 도전체층 중의 하나에서 불연속인 지그재그형 도전체 경로 중의 하나를 가지며, 상기 집적 회로는 상기 불연속층과 동일한 컨턱터층내에 브리징 도전체 트랙(a bridging conductor track)을 더 포함하며, 상기 브리징 도전체 트랙은 상기 제 1 및 제 2 회로 엘리먼트 중의 하나를 바이패스하도록 상기 지그재그형 도전체 트랙을 접속한다.
두 회로 엘리먼트 간에 위치한 지그재그형 도전체 트랙은 이 두 회로 엘리먼트가 서로 분리되는 방법에 있어서 큰 유연성을 허용한다. 특히, 트랙이 모든 도전체층을 통해 확장되기 때문에, 두 엘리먼트는 지그재그형 트랙이 통과하는 도전체층 중의 하나에서 불연속을 형성함으로써 나중에 분리될 수 있다. 또한, 두 회로 엘리먼트 중의 하나는 불연속층과 동일한 도전체층내에 위치한 브리징 도전체 트랙으로 바이패스될 수 있다. 이는 두 엘리먼트의 기능이 오직 하나의 도전체층에서의 변화로 변경될 수 있으며, 이것은 임의의 금속층에서도 성취될 수 있음을 의미한다. 이와 달리, 두 회로 엘리먼트는 처음에는 서로 분리되다가 나중 수정에 의해 서로 접속될 수 있다.
본 발명의 다른 측면에서, 집적 회로 내의 ID 모듈은 제 1 및 제 2 회로 엘리먼트 및 지그재그형 트랙을 가진 상기의 셀로 구성된다. ID 모듈은 각각이 공통 논리 신호를 수신하는 입력을 갖는 병렬로 접속된 다수의 셀을 포함한다. 셀이 동일하게 구성되는 곳에서는, 각 셀의 출력도 동일할 것이다. 그러나, 셀의 그룹의 출력은 임의의 도전체층 내에서 이루어질 수 있는 셀의 구성의 제어를 통해 선택될 수 있다. 또한, 어떤 도전체층에서 라우팅을 변경함으로써 집적 회로의 다른 부분에서 회로 수정이 이루어지는 경우, ID 모듈의 셀의 출력은 동일한 도전체층에서 수정될 수 있다. 그러므로, 회로 변경 및 ID 모듈 변경은 오직 한 마스크에서의 변경으로 구현될 수 있다. 이는 ID 모듈의 변경을 단순하게 하며 마스크 비용을 감소시킴으로서 궁극적으로 IC에 드는 비용을 감소시킨다.
본 발명은 또한 상기 구조를 갖는 IC를 제조하는 방법에 관한 것이다.
본 발명의 이러한 목적, 특징, 장점 및 다른 목적, 장점, 특징은 예시적이지만 한정적이지는 않는 하기의 상세한 설명과 도면으로부터 명확해질 것이다.
본 발명은 집적 회로 내의 회로 엘리먼트 간의 도전체 라우팅(conductor routing)에 관한 것이다. 특히, 본 발명은 집적 회로 내의 도전체층 중의 임의의 하나에서 회로 동작의 변경을 용이하게 하는 구조 및 방법에 관한 것이다.
도 1은 다수의 회로 모듈과 대응하는 ID 모듈을 가진 집적 회로를 도시한 도면,
도 2는 본 발명에 따른 예시적인 식별 모듈의 셀을 도시한 도면,
도 3a-e는 도 2의 셀의 도전체 라우팅의 다양한 실시예를 도시한 측면도,
도 4a-e는 도 3a-e에 대응하는 평면도.
도 1은 다수의 회로 모듈(101,103,105)을 갖는 집적 회로(100)를 도시한다. 회로 모듈의 각각은 대응하는 모듈 ID 회로(101A,103A,105A)를 갖는다. 회로(107)는 각각의 모듈 ID 회로에 논리 신호를 제공한다. 모듈 ID 회로는 각각의 모듈 ID 회로의 출력이 외부 디바이스에 의해 판독될 수 있도록 집적 회로의 출력 핀에 접속된다.
도 2는 다수의 셀(2001-200n)을 갖는 예시적인 ID 회로(101A)의 회로도이다. 각 셀은 입력(2051-205n), 제 1 회로 엘리먼트(2011-201n), 제 2 회로 엘리먼트(2031-203n), 출력(2071-207n)을 포함한다. 각각의 회로 엘리먼트는 인버터 형태의 논리 게이트이다. 셀은 입력(205)에서 모든 셀에 인가된 공통 논리 신호에 응답하여 출력(207)에서 식별 코드를 제공하도록 병렬로 구성된다. 가령, n=5 , 논리"0"이 각각의 입력(205)에 인가된다면, ID 코드 출력은 각 셀이 간단히 버퍼로서 구성되기 때문에 (0 0 0 0 0)이 될 것이다. 코드를 변경하기 위해, 하나 또는 그 이상의 셀이 인버터 중의 하나를 바이패스하도록 구성된다. 도 2는 점선의 브리징 도전체(2091)에 의해 나타나는바처럼, 제 1 인버터(2011)를 바이패스하도록 임의적으로 구성된 셀(2001)을 도시한다. 이와 달리, 브리징 도전체는 셀(2005)에 대해 점선의 도전체(2095)로 도시된바와 같이 제 2 인버터를 바이패스할 수 있다. 제 1 및 5 셀이 그렇게 수정되고 입력이 동일하게 유지된다면, 출력은 (1 0 0 0 1)이 될 것이다. 일반적으로, 가령 32 비트 ID를 형성하기 위해 32 개의 셀이 포함되듯이. 보다 더 많은 셀이 각 ID 모듈 내에 포함된다.
도 1은 각 회로 모듈에 대해 각각의 ID 모듈을 갖는 각 회로 모듈을 도시하는데, 이는 칩 구현 상의 시스템에 대한 것이다. 다른 애플리케이션을 위한 집적회로는 집적 회로에 대해 여러 개의 ID 모듈 또는 오직 한 개의 ID 모듈을 갖는 오직 몇 개의 회로 모듈을 갖는다.
본 기술에서 잘 알려진바처럼, 일반적으로, 개별 회로 엘리먼트는 집적 회로의 기판의 상부 상에 형성된다. 전위의 소스를 제공할 뿐만 아니라 신호 라우팅을 공급하기 위해 개별 트랜지스터, 저항, 캐패시터로의 접속은 다수의 층내에 구성된 도전체 트랙으로 성취될 수 있다. 도전체 트랙은 통상적으로 알루미늄 또는 구리의 합금과 같은 금속으로 구성된다. 도전체층은 가령 실리콘 산화물과 같은 전기적 절연층에 의해 절연된다.
도 3a-e는 도전체층 레벨에서의 셀(2001)의 다양한 실시예의 측면도이며, 도 4a-e는 대응하는 평면도이다. 도 3에서 셀은 제 1 최외각 도전체층(m1), 제 2 최외각 도전체층(m6), 네 개의 삽입된 도전체층(m2-m5)으로 규정된 6 개의 도전체층을 갖는다. 삽입된 절연층은 명료성의 목적으로 도시되지 않는다. 노드 A는 비아(VA1-VA5)의 스택으로, 노드 B는 비아(VB1-VB5)의 스택으로, 노드 D는 비아(VD1-VD5)의 스택으로 형성된다. 본원 명세서에서 사용된 '스택된 비아'는 다수의 상이한 층내의 도전체를 상호접속하는 다수의 정렬된 비아를 의미한다. 몇몇 공정/레이아웃 소프트웨어는 이를 허용하지 않으며, 그러한 공정에서는, 비아는 서로 정렬되지 않는다. 그러므로, 본 실시예에서, 접속은 노드 A 및 B 및 D에서 임의의 도전체층에서 이루어질수 있다. 인버터(2011)의 입력(I1i)은 도전체층(m6)에서 트랙(TA6)에 의해 노드 A에 접속되며, 인버터(2011)의 출력(I1o)은 도전체층(m6)에서 트랙(TB6)에 의해 노드 B에 접속된다. 마찬가지로, 제 2 인버터(2031)의출력(I2o)은 상부 도전체층(m6)에서 트랙(TD6)에 의해 노드 D에 접속된다.
노드 C는, 그의 출력을 변경하여 셀 출력 및 모듈 ID를 변경하기 위해, 제 1 및 인버터 또는 제 2 인버터가 제조 동안 전기적으로 바이패스되도록하는 특별한 구성을 가진다. 노드 C는 노드 B에 접속된 상부 도전체층(m6)내의 제 1 단부(C1) 및 하부 도전체층(m1)내의 제 2 인버터의 입력(I2i)에 접속된 제 2 단부(C2)를 갖는 지그재그형 도전체 트랙(SCT)에 의해 형성된다. 트랙(SCT)은 층(m5,m4,m3,m2) 내의 연속적인 도전체 트랙을 통해 층(m6)내의 단부 (C1)부터 하부 도전체층(m1)내의 제 2 단부(C2)까지 확장한다. 층(m5,m6) 내의 트랙간의 접속은 비아(VC5)에 의해 형성되며, 연속적인 하부층내의 도전체간의 접속은 비아(VC4,VC3,VC2,VC1)에 의해 형성된다. 도 3a에서 도시된 바처럼, 비아(VC5,VC3,VC1)는 비아(VC2,VC4)로부터 횡적으로 오프셋되어 비아의 두 횡적으로 분리된 열을 형성하게 된다. 이로써, 도 3에서 도시된 바처럼 노드 C는 단부(C1)으로부터 층(m6)내의 트랙 부분(TC6)을 가로지르며, 비아(VC5)를 통해 트랙 부분(TC5)까지 연장되고, 트랙 부분(TC5)을 반대 방향으로 가로질러 비아(VC4)에 이르러, 비아(VC4)을 통하며 트랙 부분(TC4)을 가로지르며, 비아(VC3)을 통하며 다시 층(m3) 내의 트랙 부분(TC3)을 반대 방향으로 가로지르며, 비아(VC2)를 통하며 트랙 부분(TC2)을 가로지르며, 비아(VC1)를 통하며 층(m1)내의 트랙 부분(TC1)를 가로질러 단부(C2)에 이른다. 다른 노드와 대조되는 노드 C의 구조의 중요성은 그것이 연속적으로 횡적으로 오프셋된 비아(VC5,VC4,VC3,VC2,VC1) 간에 트랙 부분(TC5,TC4,TC3,TC2)를 제공한다는 것이다. 트랙 부분(TC6,TC1)과 함께 이러한 트랙 부분들에, 임의의 도전체층에서 제 2 인버터의 입력으로부터 제 1 인버터의 출력을 분리시키기 위해, 제조 동안 갭(gap)이 제공될수 있다.
도 3a의 형태에서, 제 1 및 제 2 인버터는 직렬로 접속된다. ID 코드를 생성하는 논리 신호는 노드 A에서 도전체 레벨 중의 임의의 것에 입력된다. 스택된 비아(VA1-VA5)로 인해, 신호가 트랙(TA6) 상의 인버터(201) 입력(I1i)에 공급된다(도 4a 참조). 반전된 논리 신호는 인버터(2011)의 출력에서 생성될 것이다. 반전된 출력은 트랙(TB6)에 의해 지그재그형 트랙(SCT)의 단부(C1)에 공급된다. 트랙(SCT)이 도 3a에서 도시된바처럼 연속적인 전기 경로를 형성하기 때문에, 트랙(SCT)은 인버터(2011)의 반전된 출력을 제 2 인버터(2031)의 출력에 제공한다. 인버터(2031)의 출력은 노드 D에 제공된다. 이렇게 구성된 셀의 출력은 입력과 동일할 것이다.
모듈(101)의 회로에서 변경이 필요하다면, 이러한 변경은 도전체층(m3)에서 어떤 도전체의 라우팅을 변경함으로써 달성된다. 층(m3)에서 도전체 트랙 라우팅을 변경하는 것은 필요한 라우팅을 생성하도록 새로운 마스크의 제조를 요구한다. 회로 모듈(101)에서의 변경을 고려하면, 모듈 ID 코드를 변경하는 것도 필요하다. 이는 ID 모듈(101A)을 구성하는 셀(2001-200n) 중의 하나 또는 그 이상 셀의 출력을 변경함으로써 성취된다. 본 발명에 따른 집적 회로는 ID 모듈의 필요한 셀 수정이 동일한 도전체층(이 경우에는 층(m3))에서, 회로 모듈에서 변경을 하는데 사용된 마스크와 동일한 마스크로 이루어지도록 허용한다. 이는 한 개 이상의 새로운 마스크를 제조할 필요가 없게 한다. 이는 집적 회로의 제조 동안 수정될 필요가 있는 셀의 지그재그형 도전체 트랙(SCT)의 트랙 부분 중의 하나에서 불연속을 생성함으로써 성취된다. 도 3b의 실시예에서, 불연속이 제 1 인버터의 출력(I1o)을 제 2 인버터의 입력(I2i)로부터 분리시키도록 생성된다. 또한, 불연속이 형성되는 트랙 부분의 단부는,입력 신호가 제 2 인버터의 입력에 제공되도록, 노드 A에 접속되어야 한다.
도 3b에서, 트랙 부분(TC3)에 갭(G3)의 형태로 불연속이 제공된다. 트랙 부분(TC3)의 단부(TC31)는, 도전체층(m3)에서 단부(TC31)로부터 노드 A의 도전체 트랙(TA3)까지 확장하는 브리징 도전체 트랙(BT3)를 제공함으로써, 노드A에 접속된다. 트랙(TA6,TB6,TC6)의 접속은 물리적으로 동일하게 유지되나(어떤 변화도 없음), 이들 도전체 트랙은 신호 경로를 더 이상 형성하지 않는다는 것을 표시하기 위해 점선으로 도시된다. 논리 입력 신호가 트랙(TA6)에 제공되면, 신호 경로는 트랙(TA6)으로부터 비아(VA5,VA4)를 통하고, 트랙(TA3) 및 브리지 트랙(BT3)을 통하여 지점(T31), 비아(VC2)에 이르며, 트랙 부분(TC2)을 가로지르며, 비아(VC1)를 통하며, 인버터(203i)에 접속된 단부(C2)를 갖는 트랙(TC1)을 반대 방향으로 가로지른다. 이로써, 셀(2001)은 도 3a 및 도 4a의 버퍼 형태에서 인버터 형태로 변경된다.
도 3c 및 도 4c는 트랙 부분(TC1)에 갭(G1)를 제공하며 동일한 레벨(m1)에서 트랙(TA1)에서 노드 A에서 단부(C2)까지 제 1 인버터를 두르는 브리징 트랙(BT1)을 제공함으로써 최하부 도전체 레벨(m1)에서 어떻게 유사한 변경이 이루어질 수 있는가를 도시한다. 이 경우에는, 노드 A로부터의 접속이 트랙(SCT)을 필수적으로 바이패스한다.
도 3d 및 도 4d는 지그재그형 트랙(SCT)이 제 2 셀 엘리먼트(이 경우에는 인버터(2031))를 바이패스하는 다른 실시예를 도시한다. 도 3d에서. 갭(G5)이 도전체 트랙(TC5)에 배치되어 인버터(2011)의 출력을 인버터(2031)의 입력으로부터 분리시킨다. 인버터(2031)는 동일한 레벨(m5)에 브리징 트랙(BT5)을 제공함으로써 바이패스된다. 이로써, 신호 경로는 노느 A로부터 인버터(2011)를 통하며 트랙(TB1,TC1)을 가로지르며, 비아(VC5)를 통하여 지점(TC41)(이 지점은 트랙(BT5)을 경유하여 노드 D에 접속됨)에 이르게 된다.
도 3e 및 도 4e는 제 1 인버터의 출력으로부터 상이한 신호 라우팅으로 제 2 인버터가 바이패스되는 것을 도시한다. 이 경우에는, 트랙(SCT)의 단부(C2)가 트랙(TB1)에 접속되며, 단부(C1)는 제 2 인버터(2031)의 입력에 접속되는데, 이는 이전 실시예와 정반대의 경우이다. SCT의 단부(C1)는 비아(VB5,VB4,VB3,VB2,VB1)를 통해 제 1 도전체 레벨(m1)에서 제 1 인버터의 출력에 접속된다. 지점(TC21)은 제2 도전체 레벨에서 브리징 트랙(BT2)을 경유하여 노드(D)에 접속된다.
상기 실시예들은 본 발명에 따른 지그재그형 도전체 트랙의 유연성을 나타낸다. 한 단부는 제 1 최외각 도전체 레벨에서 하나의 회로 엘리먼트에 접속되며, 다른 단부는 제 2 반대편 최외각 레벨에서 다른 회로 엘리먼트에 접속되는 한, 지그재그형 트랙은 최외각 도전체 레벨 및 임의의 삽입된 도전체 레벨에서 두 디바이스간의 전기 접속을 분리하는데 사용될 수 있다. 또한 브리징 트랙도 셀의 제 1 및 제 2 회로 엘리먼트 중의 임의의 하나를 바이패스하도록 동일한 도전체 레벨에 배치될 수 있다.
SCT의 비아의 스택 구성은 갭이 임의의 도전체층내에 형성될 수 있는 비아 간의 횡적 공간을 제공한다. 그러나, 트랙의 풋프린트(footprint)는 기술에 따라 아주 작게 될 수 있다. 가령, 짝수 및 홀수의 비아 간의 공간은 0.18 미크론 공정에 대해 0.26 미크론 정도로 작을 수있다. 바람직하게는, 비아는 두 열로 구성되며, 그러나 여기서 스페이스는 중요하지 않으며, 다른 형태가 사용될 수 있다.
본 발명은 실시예에서 도시된 다수의 층에만 단지 한정되는 것이 아니라 도전체층이 많든 적든 짝수든 홀수든 적용될 수 있다. 또한, "최외각 도전체층"은 모든 컨턱터층 중에서 임의의 것에서 회로 수정이 발생하도록 집적 회로 상의 모든 도전체층을 둘러쌀 것이다. 그러나, 기술이 보다 더 큰 수의 도전체를 가진 집적 회로를 포함하도록 확장함에 따라, 지그재그형 트랙이 집적 회로 상의 모든 도전체층에 걸치지는 않을 경우의 충분한 유연성이 몇몇의 목적을 위해 성취될 수 있다.
전술한 설명으로부터 셀은 처음에는 회로 엘리먼트 중의 하나가 바이패스되며, 나중에는 제 1 및 제 2 인버터를 전기적으로 함께 접속하기 위해 집적회로에 수정을 하여 브리징 도전체 트랙은 제거되고 갭도 제거되도록 구성될 수 있다.
브리징 도전체가 노드 A에 접속된 도 3a-3c의 실시예에서, 노드 B와 D는 스택된 비아를 필요로 하지 않으며, 노드 B와 D의 상이한 층에서의 도전체는 전기적으로 접속된다. 노드 A에서의 어느 층도 노드 C(불연속을 갖음)에서의 동일한 층으로부터 브리징 도전체에 가용할 수 있어야 한다. 마찬가지로, 도 3c 및 도 3d의 실시예에서는, 오직 노드 D만 스택된 비아를 필요로 한다. 스택된 비아는 모든 실시예에서 노드 A,B,C,D 에서 도시되나, 통상적으로 셀 엘리먼트는 통일성 관점에서 셀 라이브러리(cell library)로 표준화되기 때문에, 논리 엘리먼트의 두 단부는 스택된 비아에 의해 모든 도전체층에서 가용할 수 있어야 한다.
인버터가 논리 게이트로 도시되며, 다른 논리 게이트 또한 사용될 수 있다.
상기 구조 및 방법은 모듈 ID 회로의 사용에만 제한되는 것이 아니라 다수의 도전체 레벨 중의 임의의 하나에서 두 회로 엘리먼트의 접속을 변경하는 것이 필요한 경우에도 사용될 수 있다. 가령, 회로의 제 1 부분에서의 변경이 회로의 제 2 부분에서의 변경을 요구하는 경우에, 제 2 부분에서의 변경이 동일한 도전체층에서 회로의 제 1 부분에서의 변경에서와 동일한 마스크로 이루워질수 있도록 회로의 제 2부분에서 지그재그형 구조를 포함하는 것이 필요하다.
라우팅 소프트웨어는 다양한 도전체층에서 도전체 트랙을 설계하기 위해 사용된다. 일반적으로, 가령 노드 A,B,D에서 도시된바처럼 비아를 정렬하도록 설계된다. 그러므로, 레이아웃 엔지니어는 지그재그형 트랙을 형성하기 위해 소트프웨어의 이러한 기능성을 강하게 차단해야 한다. 또한, 집적 회로의 제 1 버전(first version)에서는, 셀의 최초 레이아웃에, 통상적인 소프트웨어 라우팅 도구가 그 셀 너머로의 라우팅을 하지 못하도록 모든 도전체층내에의 차단 층을 제공하는 것이 필요하다. 이는 금속 픽스가 임의의 금속층에서도 항상 이용가능함을 보장한다.
본 발명이 제조되는 기술은 중요하지 않으며, 표준 바이폴라 또는 CMOS 공정이 사용될 수 있다.
본 발명의 바람직한 실시예가 도시되고 기술되었을 지라도, 본 발명의 원리 및 정신 및 청구 범위의 범주를 벗어나지 않고 이러한 실시예에서 변경이 행해질 수 있다는 것을 본 기술의 당업자는 이해할 것이다.
본 발명의 많은 특징 및 장점은 상세한 설명으로부터 명확하며, 본 발명의 정신 및 범주 내에 있는 모든 그러한 특징 및 장점은 첨부된 청구범위에 의해 다루워질 것이다. 수많은 변경 및 수정이 본 기술의 당업자에게 쉽게 행해질 수 있기 때문에, 본 발명을 상기의 정확한 구조 및 동작으로 한정하는 것이 바람직하지 않으며, 따라서 모든 적절한 수정 및 등가 구조 및 동작이 본 발명의 범주 내에 포함될 수 있다.
Claims (14)
- 집적 회로로서,다수의 회로 엘리먼트(2011-203n)와,상기 회로 엘리먼트에 접속된 다수의 도전체 트랙━상기 다수의 도전체 트랙은 다수의 도전체층(M1-M6)의 스택으로 구성되며, 상기 스택의 경계는 제 1 및 제 2 반대편 최외각 도전체층(M1,M6)임━과,(i)상기 제 1 최외각 도전체층 내의 제 1 단부(C1)와, (ii)제 2 반대편 최외각 도전체층 내의 제 2 반대편 단부(C2)━지그재그형 트랙(serpentine track)이 상기 제 1 단부부터 상기 제 2 단부까지 상기 최외각 도전체층들간의 임의의 도전체층들을 통해 연속적으로 확장하며, 상기 지그재그형 도전체 트랙의 상기 제 1 단부는 상기 회로 엘리먼트의 제 1 엘리먼트(2011)에 접속되며, 상기 제 2 단부는 상기 엘리먼트의 제 2 엘리먼트(2031)에 접속됨━과, (iii) 상기 도전체층들을 통해 상기 지그재그형 트랙의 연장부(extent)를 따라 서로 교호적으로 횡적으로 오프셋되는, 연속하는 도전체층들 간의 커플링(VC1-VC5)을 포함하는 지그재그형 도전체 트랙(SCT)를 포함하는 셀과,(i)상기 제 1 회로 엘리먼트와 제 2 회로 엘리먼트 간의 연속적인 전기 경로를 형성하는 지그재그형 도전체 경로와, (ii) 상기 제 1 회로 엘리먼트와 상기 제2 회로 엘리먼트가 서로 접속되지 않도록 상기 컨턱터층의 하나에서 불연속(G3)을 갖는 지그재그형 컨턱터 경로 중의 하나와,상기 제 1 및 제 2 회로 엘리먼트 중의 하나를 바이패스하기 위해 상기 지그재그형 도전체 트랙을 접속하며 상기 불연속과 동일한 도전체층에서 형성된 브리징 도전체 트랙(bridging conductor track(BT3))을 포함하는 집적 회로.
- 제 1 항에 있어서,비아(VC1-VC5)는 상기 도전체층 간의 커플링을 형성하는 집적 회로.
- 제 1 항에 있어서,식별 회로의 상기 제 1 및 제 2 회로 엘리먼트는 논리 게이트(2011,2031)를 포함하는 집적 회로.
- 제 1 항에 있어서,상기 집적 회로에 대해 식별 코드를 생성하며 상기 셀을 포함하는 식별 모듈(105A)을 포함하는 집적 회로.
- 제 4 항에 있어서,상기 식별 모듈은 병렬로 접속된 다수의 상기 셀(2001-200n)을 포함하는 집적 회로.
- 제 5 항에 있어서,상기 집적 회로는 각각의 상기 셀에 논리 신호를 공급하는 회로를 더 포함하며,상기 식별 모듈은 각 셀의 상기 제 1 및 제 2 회로 엘리먼트가 상기 지그재그형 도전체 트랙에 직렬로 접속되는지 아니면 분리되는지의 여부에 따라 식별 코드를 제공하는 집적 회로.
- 제 1 항에 있어서,상기 지그재그형 도전체 트랙은 상기 집적 회로 상의 모든 도전체층을 통해 확장되는 집적 회로.
- 다수의 회로 엘리먼트(2011-203n)와, 상기 회로 엘리먼트에 접속되며 다수의 도전체층(M1-M6)의 스택━상기 스택의 경계는 제 1 및 제 2 반대편 최외각 도전체층임━으로 구성된 다수의 도전체 트랙(TA6,TS6,TC1)을 포함하는 집적 회로의 제조 법에 있어서,(i) 제 1 회로 엘리먼트(2011)에 접속된 제 1 최외각 도전체층 내의 제 1 단부(C1) 및 (ii) 제 2 회로 엘리먼트(2031)에 접속된 제 2 반대편 최외각 도전체층 내의 제 2 단부(C2)━지그재그형 도전체 트랙(SCT)는 최외각 도전체층 간의 임의의 도전체층을 통해 상기 제 1 단부부터 상기 제 2 단부까지 연속적으로 확장함━및 (iii) 상기 도전체 층을 통한 상기 지그재그형 도전체 트랙의 확장 지역에 따라 서로 번갈아서 횡적으로 오프셋된 연속적인 도전체층간의 커플링(VC1-VC5)을 갖는 지그재그형 도전체 트랙을 제공함으로써 셀을 형성하는 단계와,(i)상기 제 1 회로 엘리먼트와 상기 제 2 회로 엘리먼트간의 연속적인 전기 경로를 갖는 지그재그형 도전체 경로를 형성하는 단계와,(ii) 상기 제 1 회로 엘리먼트와 상기 제 2 회로 엘리먼트가 서로 접속되지 않도록 상기 컨턱터층의 하나에서 불연속(G3)을 갖는 지그재그형 컨턱터 경로를 형성하는 단계 중의 하나와,상기 제 1 및 제 2 회로 엘리먼트 중의 하나를 바이패스하기 위해 상기 지그재그형 도전체 트랙을 접속하며 상기 불연속과 동일한 도전체층에 형성된 브리징 도전체 트랙(bridging conductor track(BT3))을 형성하는 단계를 포함하는 집적 회로 제조 방법.
- 제 8 항에 있어서,상기 지그재그형 도전체 트랙 내에 접속을 형성하기 위해 비아를 제공하는 단계를 포함하는 집적 회로 제조 방법.
- 제 8 항에 있어서,식별 모듈의 상기 제 1 및 제 2 회로 엘리먼트로 논리 게이트를 형성하는 단계를 포함하는 집적 회로 제조 방법.
- 제 8 항에 있어서.각각의 상기 제 1 및 제 2 회로 엘리먼트로 인버터를 형성하는 단계를 포함하는 집적 회로 제조 방법.
- 제 8 항에 있어서,상기 식별 모듈을 형성하기 위해 다수의 상기 셀을 제공하는 단계와,각각의 상기 다수의 셀의 제 1 입력에 논리 신호를 제공하는 회로를 제공하는 단계와,제 1 및 제 2 회로 엘리먼트간을 접속하는 것과 상기 제 1 및 제 2 회로 엘리먼트 중의 하나를 바이패스하는 것 중의 하나를 선택함으로써 각각의 상기 셀에서 식별 모듈의 출력을 제어하는 단계를 더 포함하는 집적 회로 제조 방법.
- 제 8 항에 있어서,상기 셀에 포함되지 않은 회로 엘리먼트의 동작을 변경하기 위해, 상기 도전체층 중의 하나에서의 변경을 형성하는 단계와,지그재그형 트랙에서의 상기 불연속 및 상기 도전체층 중의 상기 하나에서의 상기 브리징 도전체 트랙을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
- 제 8 항에 있어서,상기 지그재그형 도전체 트랙은 집적 회로 상의 모든 도전체층을 통해 확장하는 집적 회로 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/460,936 | 1999-12-14 | ||
| US09/460,936 US6292024B1 (en) | 1999-12-14 | 1999-12-14 | Integrated circuit with a serpentine conductor track for circuit selection |
| PCT/EP2000/011927 WO2001045170A1 (en) | 1999-12-14 | 2000-11-29 | An integrated circuit with a serpentine conductor track for circuit selection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010102120A true KR20010102120A (ko) | 2001-11-15 |
Family
ID=23830628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020017010284A KR20010102120A (ko) | 1999-12-14 | 2000-11-29 | 지그재그형 도전체 트랙을 갖는 집적 회로 및 이의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6292024B1 (ko) |
| EP (1) | EP1155451A1 (ko) |
| JP (1) | JP2003517213A (ko) |
| KR (1) | KR20010102120A (ko) |
| WO (1) | WO2001045170A1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625787B1 (en) * | 1999-08-13 | 2003-09-23 | Xilinx, Inc. | Method and apparatus for timing management in a converted design |
| US6292024B1 (en) * | 1999-12-14 | 2001-09-18 | Philips Electronics North America Corporation | Integrated circuit with a serpentine conductor track for circuit selection |
| US6426650B1 (en) * | 1999-12-28 | 2002-07-30 | Koninklijke Philips Electronics, N.V. | Integrated circuit with metal programmable logic having enhanced reliability |
| US7120884B2 (en) * | 2000-12-29 | 2006-10-10 | Cypress Semiconductor Corporation | Mask revision ID code circuit |
| FR2823341B1 (fr) * | 2001-04-04 | 2003-07-25 | St Microelectronics Sa | Identification d'un circuit integre a partir de ses parametres physiques de fabrication |
| FR2839386B1 (fr) * | 2002-05-02 | 2004-08-06 | St Microelectronics Sa | Memoire non volatile a lecture seule modifiable par redefinition d'un niveau de metal ou de vias |
| US7002514B2 (en) * | 2003-01-17 | 2006-02-21 | Sirf Technology, Inc. | Using multiple detection algorithms in positioning signal processing |
| EP1465254A1 (de) * | 2003-04-01 | 2004-10-06 | Infineon Technologies AG | Halbleiter-Chip mit einer Identifikationsnummer-Generierungseinheit |
| US20040259347A1 (en) * | 2003-06-03 | 2004-12-23 | Maurice Velandia | Method and an apparatus for a hard-coded bit value changeable in any layer of metal |
| US7341891B2 (en) * | 2003-06-11 | 2008-03-11 | Broadcom Corporation | Method for manufacturing a memory cell for modification of revision identifier in an integrated circuit chip |
| US7078936B2 (en) * | 2003-06-11 | 2006-07-18 | Broadcom Corporation | Coupling of signals between adjacent functional blocks in an integrated circuit chip |
| US20040251472A1 (en) * | 2003-06-11 | 2004-12-16 | Broadcom Corporation | Memory cell for modification of revision identifier in an integrated circuit chip |
| US6933547B2 (en) * | 2003-06-11 | 2005-08-23 | Broadcom Corporation | Memory cell for modification of default register values in an integrated circuit chip |
| EP1494283B1 (en) * | 2003-06-11 | 2008-10-15 | Broadcom Corporation | A modifiable circuit, methods of use and making thereof |
| US20060278987A1 (en) * | 2005-06-10 | 2006-12-14 | Yung-Chieh Yu | Integrated circuit having a programmable conductive path on each conductive layer and related method of modifying a version number assigned to the integrated circuit |
| US8222090B2 (en) * | 2009-08-04 | 2012-07-17 | Fairchild Semiconductor Corporation | Modular die and mask for semiconductor processing |
| CN102903714B (zh) * | 2011-07-29 | 2015-10-07 | 瑞昱半导体股份有限公司 | 集成电路的布局结构与版本控制电路 |
| US9082624B2 (en) | 2013-01-02 | 2015-07-14 | International Business Machines Corporation | Signal path of a multiple-patterned semiconductor device |
| US8866306B2 (en) | 2013-01-02 | 2014-10-21 | International Business Machines Corporation | Signal path and method of manufacturing a multiple-patterned semiconductor device |
| US9099533B2 (en) | 2013-07-02 | 2015-08-04 | International Business Machines Corporation | Semiconductor device with distinct multiple-patterned conductive tracks on a same level |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346349A (ja) | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体装置 |
| JPH03274764A (ja) | 1990-03-26 | 1991-12-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0457364A (ja) | 1990-06-27 | 1992-02-25 | Hitachi Ltd | 半導体集積回路装置及びその論理修正方法 |
| JP2731288B2 (ja) | 1990-08-28 | 1998-03-25 | 株式会社日立製作所 | 多層配線方法 |
| JPH04246857A (ja) | 1991-02-01 | 1992-09-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH04361557A (ja) | 1991-06-10 | 1992-12-15 | Fujitsu Ltd | 半導体装置 |
| US5459355A (en) * | 1992-12-09 | 1995-10-17 | Intel Corporation | Multiple layer programmable layout for version identification |
| US5723908A (en) * | 1993-03-11 | 1998-03-03 | Kabushiki Kaisha Toshiba | Multilayer wiring structure |
| IL109491A (en) | 1994-05-01 | 1999-11-30 | Quick Tech Ltd | Customizable logic array device |
| US5723883A (en) * | 1995-11-14 | 1998-03-03 | In-Chip | Gate array cell architecture and routing scheme |
| US5787012A (en) * | 1995-11-17 | 1998-07-28 | Sun Microsystems, Inc. | Integrated circuit with identification signal writing circuitry distributed on multiple metal layers |
| JPH10154793A (ja) | 1996-11-25 | 1998-06-09 | Nec Corp | 半導体集積回路のレイアウト設計方法 |
| JP3677135B2 (ja) * | 1997-01-09 | 2005-07-27 | 株式会社東芝 | 半導体集積回路とその製造方法 |
| JP3518974B2 (ja) | 1997-03-03 | 2004-04-12 | 日本電信電話株式会社 | 半導体集積回路のレイアウト設計装置、レイアウト設計方法およびその記録媒体 |
| JPH1187666A (ja) * | 1997-09-08 | 1999-03-30 | Mitsubishi Electric Corp | マクロセル |
| US6292024B1 (en) * | 1999-12-14 | 2001-09-18 | Philips Electronics North America Corporation | Integrated circuit with a serpentine conductor track for circuit selection |
-
1999
- 1999-12-14 US US09/460,936 patent/US6292024B1/en not_active Expired - Lifetime
-
2000
- 2000-11-29 KR KR1020017010284A patent/KR20010102120A/ko not_active Application Discontinuation
- 2000-11-29 JP JP2001545369A patent/JP2003517213A/ja active Pending
- 2000-11-29 WO PCT/EP2000/011927 patent/WO2001045170A1/en not_active Application Discontinuation
- 2000-11-29 EP EP00977594A patent/EP1155451A1/en not_active Withdrawn
-
2001
- 2001-04-06 US US09/828,331 patent/US6496035B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001045170A1 (en) | 2001-06-21 |
| US20010011909A1 (en) | 2001-08-09 |
| US6292024B1 (en) | 2001-09-18 |
| US6496035B2 (en) | 2002-12-17 |
| EP1155451A1 (en) | 2001-11-21 |
| JP2003517213A (ja) | 2003-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010102120A (ko) | 지그재그형 도전체 트랙을 갖는 집적 회로 및 이의 제조방법 | |
| US5045725A (en) | Integrated standard cell including clock lines | |
| EP0469728A1 (en) | Programmable interconnect architecture | |
| US5255156A (en) | Bonding pad interconnection on a multiple chip module having minimum channel width | |
| JPS59172250A (ja) | 万能配列体 | |
| KR100384745B1 (ko) | 반도체집적회로장치 | |
| US4942317A (en) | Master slice type semiconductor integrated circuit having 2 or more I/O cells per connection pad | |
| JPH05308136A (ja) | マスタスライス集積回路 | |
| JP3917683B2 (ja) | 半導体集積回路装置 | |
| JPS5969948A (ja) | マスタ−スライス型半導体集積回路 | |
| JP2001338982A (ja) | 半導体集積回路 | |
| US5468977A (en) | Standard cells interconnection structure including a modified standard cell | |
| EP1204990B1 (en) | An integrated circuit with metal programmable logic having enhanced reliability | |
| US5294754A (en) | Direct write EC single metal layer | |
| KR100373568B1 (ko) | 반도체집적회로의칩레이아웃및그검증방법 | |
| US7091614B2 (en) | Integrated circuit design for routing an electrical connection | |
| US6903620B2 (en) | Circuit configuration for setting the input resistance and the input capacitance of an integrated semiconductor circuit chip | |
| JP3544799B2 (ja) | レイアウト設計方法、露光用マスク及び半導体装置 | |
| EP1363402A2 (en) | Semiconductor device and manufacturing method for the same | |
| JP2002076126A (ja) | 半導体集積回路装置 | |
| JPH0262062A (ja) | マスタースライス型半導体装置 | |
| JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
| JPH1126699A (ja) | 半導体装置 | |
| JPH07169838A (ja) | 半導体集積回路装置 | |
| JPH10294371A (ja) | 半導体集積回路のセルライブラリおよびレイアウト設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |