JP2001338982A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
が多少変わっても、新たに設計し直すことなく、機能マ
クロの電源配線と半導体集積回路の電源配線とを接続す
る。 【解決手段】 電源配線2は、複数の低電位側電源配線
2Gと複数の高電位側電源配線2Vとからなり、電源配
線5は、複数の低電位側電源配線5Gと複数の高電位側
電源配線5Vとからなる。電源端子31は、複数がそれ
ぞれ等間隔に配置されるとともに、低電位側電源配線2
Gと低電位側電源配線5Gとを接続する矩形状の低電位
側電源端子31Gと、高電位側配線2Vと高電位側電源
配線5Vとを接続する矩形状の高電位側電源端子31V
とからなる。低電位側電源端子31Gと高電位側電源端
子31Vとは、互いに隣接するように配置されている。
Description
た半導体集積回路に関する。なお、図面において、ハッ
チング、模様等は、領域を表わすものとする。
マクロを挙げる。図10に示すようにメモリマクロは、
アドレスデコードブロック10、メモリセルブロック1
1、アドレスブロック12、データ入出力ブロック13
等から構成されている。
するために、各ブロックを最適化して作られる。そのた
め、図11に示すように、第三メタル層からなる電源配
線2が不規則に配置されることになる。なお、第一及び
第二メタル層は、図示しないが、各ブロック内の電極や
配線として使われている。
に配置した状態である。半導体集積回路4は、規則的に
配置された第五メタル層からなる電源配線5を有する。
て示したものである。図13に示すように、機能マクロ
1を半導体集積回路4上に単純に配置すると、機能マク
ロ1の電源配線2と半導体集積回路4の電源配線5との
並びが異なるため、機能マクロ1の電源配線2と半導体
集積回路4の電源配線5とが重なる(接続される)個所B
が少なくなる。そのため、機能マクロ1への電源供給が
満足に行えないという問題があった。
図15に示す第二従来技術が採られていた。第一従来技
術は、隣接する機能マクロ1の電源配線2と半導体集積
回路4の電源配線5とを、第四メタル層からなる電源配
線6で補完するものである。第二従来技術は、機能マク
ロ1の電源配線2を半導体集積回路4の電源配線5に合
せて作り直すものである。
来技術では、機能マクロ1での許容降下電圧を越えない
ように、第四メタル層からなる電源配線6の配線幅を定
量的に決める必要があった。そのため、配置条件が変わ
ると接続条件も変わるため、再計算が必要となるので、
配線幅を設定することが面倒であった。
電源配線2を半導体集積回路4の電源配線5に合せた
分、機能マクロ1の面積が増加してしまうという問題が
あった。
電源配線のレイアウト又は位置が多少変わっても、新た
に設計し直すことなく、機能マクロの電源配線と半導体
集積回路の電源配線とを接続できる、半導体集積回路を
提供することにある。
回路は、機能マクロ上に、当該機能マクロに電源電圧を
供給する第一の電源配線、第一の絶縁膜、電源端子、第
二の絶縁膜、及び第一の電源配線に電源電圧を供給する
第二の電源配線が順次積層されている。第一の絶縁膜に
は第一の電源配線と電源端子とを接続する開口部が設け
られ、第二の絶縁膜には電源端子と第二の電源配線とを
接続する開口部が設けられている。第一の電源配線は、
複数の第一の低電位側電源配線と複数の第一の高電位側
電源配線とからなる。第二の電源配線は、複数の第二の
低電位側電源配線と複数の第二の高電位側電源配線とか
らなる。電源端子は、複数がそれぞれ等間隔に配置され
るとともに、第一の低電位側電源配線と第二の低電位側
電源配線とを接続する低電位側電源端子と、第一の高電
位側配線と第二の高電位側電源配線とを接続する高電位
側電源端子とからなる。
れ、第一の電源配線上には電源端子が形成され、電源端
子上には第二の電源配線が形成されている。ある一本の
第一の低電位側電源配線上には少なくとも一つの低電位
側電源端子が位置し、この低電位側電源端子上には少な
くとも一本の第二の低電位側電源配線が位置している。
同様に、ある一本の第一の高電位側電源配線上には少な
くとも一つの高電位側電源端子が位置し、この高電位側
電源端子上には少なくとも一本の第二の高電位側電源配
線が位置している。しかも、低電位側電源端子及び高電
位側電源端子は、それぞれ等間隔に複数配置されてい
る。したがって、第一の電源配線のレイアウト又は位置
が多少変わっても、新たに設計し直すことなく、第一の
電源配線と第二の電源配線とを接続できる。このとき、
どのくらいのレイアウト変更又は位置変更まで許される
かは、電源端子の形状、大きさ、個数、配置間隔等によ
って決まる。
のような構成にすることができる。
が、互いに隣接するように配置されたものとしてもよい
(請求項2)。電源端子は、各々が同じ大きさの島状を
呈するものとしてもよい(請求項3)。この場合、島状
の一例として、矩形状としてもよい(請求項6)。電源
端子は、各々が同じ幅の直線状を呈するものとしてもよ
い(請求項4)。この場合、複数の第二の低電位側電源
配線及び複数の第二の高電位側電源配線は、直線状を呈
するとともに互いに平行に配置され、複数の直線状の電
源端子は、第二の低電位側電源配線及び第二の高電位側
電源配線に対して一定角度で交差するように配置され
た、ものとしてもよい(請求項7)。電源端子は、各々
が同じ幅の折れ線状を呈するものとしてもよい(請求項
5)。
は、次のような特徴を有する。
子が、VDD/GND交互に配置された構造。2.電源
端子は、チップ電源配線に対してある角度を持ち、機能
マクロの一辺から他辺まで伸びた形状。すなわち、本発
明は、半導体集積回路内に配置される特定機能ブロック
(機能マクロ)について、機能マクロへの電源電圧を安
定して供給するために、半導体集積回路内に配置される
電源配線と機能マクロの有する電源配線とを接続させる
ために電源端子を設け、この電源端子を機能マクロ上に
VDD/GND交互に配置することを特徴としている。
体集積回路の第一実施形態を示し、図1は機能マクロの
レイアウトを示す平面図、図2は全体のレイアウトを示
す平面図、図3は図2の部分拡大図である。以下、これ
らの図面に基づき説明する。
マクロ1上に、機能マクロ1に電源電圧を供給する電源
配線2、第一の絶縁膜(図示せず)、電源端子31、第
二の絶縁膜(図示せず)、及び電源配線2に電源電圧を
供給する電源配線5が順次積層されている。つまり、機
能マクロ1上に電源配線2が形成され、電源配線2上に
第一の絶縁膜を介して電源端子31が形成され、電源端
子31上に第二の絶縁膜を介して電源配線5が形成され
ている。第一の絶縁膜には電源配線2と電源端子31と
を接続する開口部(図示せず)が設けられ、第二の絶縁
膜には電源端子31と電源配線5とを接続する開口部
(図示せず)が設けられている。電源配線2は、複数の
低電位側電源配線2Gと複数の高電位側電源配線2Vと
からなり、電源配線5は、複数の低電位側電源配線5G
と複数の高電位側電源配線5Vとからなる。電源端子3
1は、複数がそれぞれ等間隔に配置されるとともに、低
電位側電源配線2Gと低電位側電源配線5Gとを接続す
る矩形状の低電位側電源端子31Gと、高電位側配線2
Vと高電位側電源配線5Vとを接続する矩形状の高電位
側電源端子31Vとからなる。低電位側電源端子31G
と高電位側電源端子31Vとは、互いに隣接するように
配置されている。
電源端子31がVDD/GND交互に設けられている。
機能マクロ1の電源配線2が第三メタル層、電源端子3
1が第四メタル層、半導体集積回路41の電源配線5が
第五メタル層からなる。機能マクロ1に設けた電源端子
31は、半導体集積回路41の電源配線5のVDD/G
NDをそれぞれ1本ずつ合計2本通す大きさである。そ
のため、機能マクロ1は半導体集積回路41上に自由な
状態で配置することができる。したがって、機能マクロ
1が半導体集積回路41内のどこに配置されても、半導
体集積回路41の電源配線5が機能マクロ1の電源端子
31上を通過することにより、機能マクロ1内の電源配
線2の抵抗値が抑えられるので、電圧降下を低減する効
果が得られる。
抗は、次式で表わされるとする。 降下電圧:V=I・R[V]…(I:電流[A]、R:
抵抗[Ω]) 配線抵抗:R=ρs×L[Ω]…(ρs:単位抵抗[Ω/
μm]、L:経路長[μm])
る、電源配線5までの最も遠い距離と定義する。つま
り、従来技術における電源配線2の経路長Lは、電源配
線2と電源配線5とが500[μm]間隔で接続されて
いれば、250[μm]となる。このとき、配線抵抗R
はR=250×ρs[Ω]となるので、降下電圧VはV
=250×ρs×I[V]となる。
路長Lは、電源端子31が50[μm]間隔で配置され
ているので、50[μm]となる。25[μm]でない
理由は、電源端子31は一個おきにVDD/GNDと配
置されるからである。このとき、配線抵抗RはR=50
×ρs[V]となるので、降下電圧VはV=50×ρs×
I[V]となる。したがって、単位抵抗及び電流値が一
定であるから、本実施形態によれば、降下電位を従来技
術の1/5に低減できる。
路の第二実施形態を示し、図4は機能マクロのレイアウ
トを示す平面図、図5は全体のレイアウトを示す平面
図、図6は図5の部分拡大図である。以下、これらの図
面に基づき説明する。
電源端子32は、複数がそれぞれ等間隔に配置されると
ともに、低電位側電源配線2Gと低電位側電源配線5G
とを接続する直線状の低電位側電源端子32Gと、高電
位側配線2Vと高電位側電源配線5Vとを接続する直線
状の高電位側電源端子32Vとからなる。低電位側電源
端子32Gと高電位側電源端子32Vとは、互いに隣接
するように配置されている。
電源配線5Vは、直線状を呈するとともに互いに平行か
つ等間隔に配置されている。低電位側電源端子32G及
び高電位側電源端子32Vは、低電位側電源配線5G及
び高電位側電源配線5Vに対して、一定角度(図では4
5度)で交差するように配置されている。
1に対して対角線状に配置されている。つまり、電源端
子32は、機能マクロ1の電源配線2を覆うように、電
源配線2に対してある角度を持ち、機能マクロ1の一辺
から対角方向の他辺まで直線的に伸びた形状となってお
り、VDD/GND交互に設けられている。電源端子3
2は、半導体集積回路42の電源配線5に対してもある
角度を持っているため、半導体集積回路42上に自由な
状態で配置することができる。また、図6に示すよう
に、機能マクロ1の電源端子32と半導体集積回路42
の電源配線5とは、格子状に接続される。したがって、
本実施形態では、機能マクロ1の電源配線2と電源端子
32とが、及び電源端子32と半導体集積回路42の電
源配線5とが、それぞれ格子状に接続されるため、全体
の配線抵抗が低減するという効果が得られる。
路の第三実施形態を示し、図7は機能マクロのレイアウ
トを示す平面図、図8は全体のレイアウトを示す平面
図、図9は図7の部分拡大図である。以下、これらの図
面に基づき説明する。
電源端子33は、複数がそれぞれ等間隔に配置されると
ともに、低電位側電源配線2Gと低電位側電源配線5G
とを接続する折れ線状の低電位側電源端子33Gと、高
電位側配線2Vと高電位側電源配線5Vとを接続する折
れ線状の高電位側電源端子33Vとからなる。低電位側
電源端子33Gと高電位側電源端子33Vとは、互いに
隣接するように配置されている。
1の電源配線2を覆うように、かつ連続した矩形で構成
した階段状に、VDD/GND交互に設けられている。
機能マクロ1に設けた電源端子33は、半導体集積回路
43の電源配線5に平行又は直行する形状をもっている
ため、半導体集積回路43上に自由な状態で配置するこ
とができる。また、図9に示すように、機能マクロ1の
電源端子33と半導体集積回路43の電源配線5とは、
格子状に接続される。また、連続した矩形であるので、
第二実施形態に比べ、電源端子33の配置及び形状設定
の自由度が向上する。したがって、機能マクロ1の電源
配線2と電源端子33とが、及び電源端子33と半導体
集積回路43の電源配線5とが格子状に接続されるた
め、全体の配線抵抗が低減するという効果が得られる。
また、電源端子33の配置及び形状設定の自由度が向上
するため、更なる全体の配線抵抗の低減という効果が得
られる。
第一の低電位側電源配線上に低電位側電源端子及び第二
の低電位側電源配線が位置し、第一の高電位側電源配線
上に高電位側電源端子及び第二の高電位側電源配線が位
置し、しかも、電源端子がそれぞれ等間隔に複数配置さ
れていることにより、第一の電源配線のレイアウト又は
位置が多少変わっても、新たに設計し直すことなくこれ
らの第一の電源配線と第二の電源配線とを接続できる。
すなわち、第一の電源配線のレイアウト変更又は位置変
更に伴って、機能マクロの面積が増加したり、電源配線
における電圧降下が増大したりすることを抑制できる。
おける、機能マクロのレイアウトを示す平面図である。
おける、全体のレイアウトを示す平面図である。
おける、機能マクロのレイアウトを示す平面図である。
おける、全体のレイアウトを示す平面図である。
おける、機能マクロのレイアウトを示す平面図である。
おける、全体のレイアウトを示す平面図である。
る。
平面図である。
路を示す平面図である。
Claims (7)
- 【請求項1】 機能マクロ上に、当該機能マクロに電源
電圧を供給する第一の電源配線、第一の絶縁膜、電源端
子、第二の絶縁膜、及び前記第一の電源配線に電源電圧
を供給する第二の電源配線が順次積層され、 前記第一の絶縁膜には前記第一の電源配線と前記電源端
子とを接続する開口部が設けられ、前記第二の絶縁膜に
は前記電源端子と前記第二の電源配線とを接続する開口
部が設けられ、 前記第一の電源配線は、複数の第一の低電位側電源配線
と複数の第一の高電位側電源配線とからなり、第二の電
源配線は、複数の第二の低電位側電源配線と複数の第二
の高電位側電源配線とからなり、 前記電源端子は、複数がそれぞれ等間隔に配置されると
ともに、前記第一の低電位側電源配線と前記第二の低電
位側電源配線とを接続する低電位側電源端子と、前記第
一の高電位側配線と前記第二の高電位側電源配線とを接
続する高電位側電源端子とからなる、 半導体集積回路。 - 【請求項2】 前記低電位側電源端子と前記高電位側電
源端子とが、互いに隣接するように配置された、 請求項1記載の半導体集積回路。 - 【請求項3】 前記電源端子は各々が同じ大きさの島状
を呈する、 請求項1又は2記載の半導体集積回路。 - 【請求項4】 前記電源端子は各々が同じ幅の直線状を
呈する、 請求項1又は2記載の半導体集積回路。 - 【請求項5】 前記電源端子は各々が同じ幅の折れ線状
を呈する、 請求項1又は2記載の半導体集積回路。 - 【請求項6】 前記電源端子は矩形状を呈する、 請求項3記載の半導体集積回路。
- 【請求項7】 複数の前記第二の低電位側電源配線及び
複数の前記第二の高電位側電源配線は、直線状を呈する
とともに互いに平行に配置され、 複数の直線状の前記電源端子は、前記第二の低電位側電
源配線及び前記第二の高電位側電源配線に対して一定角
度で交差するように配置された、 請求項4記載の半導体集積回路。
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