JP2551499B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2551499B2 JP2551499B2 JP2168069A JP16806990A JP2551499B2 JP 2551499 B2 JP2551499 B2 JP 2551499B2 JP 2168069 A JP2168069 A JP 2168069A JP 16806990 A JP16806990 A JP 16806990A JP 2551499 B2 JP2551499 B2 JP 2551499B2
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- Japan
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- semiconductor chip
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- output interface
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置に関し、特にマスタスラ
イス方式、ゲートアレー方式、スタンダードセル方式等
の、半導体チップの外周部に複数の入出力インタフェー
スセルが配列された半導体集積回路装置に関する。
イス方式、ゲートアレー方式、スタンダードセル方式等
の、半導体チップの外周部に複数の入出力インタフェー
スセルが配列された半導体集積回路装置に関する。
［従来の技術］ マスタスライス方式の半導体集積回路装置は、多数の
基本セル及び多数の入出力インタフェースセルが規則的
に配列されたマスタスライスと呼ばれる半導体チップ上
に、所望の配線パターンが形成されて構成されている。
基本セル及び多数の入出力インタフェースセルが規則的
に配列されたマスタスライスと呼ばれる半導体チップ上
に、所望の配線パターンが形成されて構成されている。
多数の基本セルは、機能ブロックを構成しており、半
導体チップ上の配線チャネルにおいて、信号線、基本セ
ル用電源配線等の内部配線により電気的接続が施されて
いる。また、多数のインタフェースセルは、入出力イン
タフェース回路を構成しており、半導体チップ上に形成
された入出力インタフェース回路用電源配線と電気的接
続されている。
導体チップ上の配線チャネルにおいて、信号線、基本セ
ル用電源配線等の内部配線により電気的接続が施されて
いる。また、多数のインタフェースセルは、入出力イン
タフェース回路を構成しており、半導体チップ上に形成
された入出力インタフェース回路用電源配線と電気的接
続されている。
このように入出力インタフェース回路用電源配線が形
成された半導体チップの角付近の構成を第４図に示す。
成された半導体チップの角付近の構成を第４図に示す。
同図において、多数の入出力インタフェースセル31
は、半導体チップ32の面33の外周部に配列されている。
入出力インタフェース回路用電源配線34a、34bは、この
インタフェースセル31の配列に沿って面33及びインタフ
ェースセル31上に形成されており、夫々のインタフェー
スセル31の所定部分に電気的接続されている。
は、半導体チップ32の面33の外周部に配列されている。
入出力インタフェース回路用電源配線34a、34bは、この
インタフェースセル31の配列に沿って面33及びインタフ
ェースセル31上に形成されており、夫々のインタフェー
スセル31の所定部分に電気的接続されている。
電源配線34aは、例えばVdd（電源電圧）を供給する高
電位電源に接続される配線であり、電源配線34bは、例
えばGND（接地電圧）を供給する低電位電源に接続され
る配線である。電源配線34a、34bは、図示しない配線チ
ャネルに配置された内部配線に比べて、より多くの電流
が流れるように幅広に構成されている。
電位電源に接続される配線であり、電源配線34bは、例
えばGND（接地電圧）を供給する低電位電源に接続され
る配線である。電源配線34a、34bは、図示しない配線チ
ャネルに配置された内部配線に比べて、より多くの電流
が流れるように幅広に構成されている。
電源配線34a、34bは、第４図に示したように、インタ
フェースセル31の配列上に重ねて形成された直線部分35
a、35bと、インタフェースセル21に重ねて形成すること
ができない面33の角に沿って曲がった角部分36a、36bと
を含んでいる。
フェースセル31の配列上に重ねて形成された直線部分35
a、35bと、インタフェースセル21に重ねて形成すること
ができない面33の角に沿って曲がった角部分36a、36bと
を含んでいる。
［発明が解決しようとする課題］ 半導体集積回路装置においては、一般に入出力インタ
フェース回路の処理機能を高めるために、半導体チップ
上により多くの入出力インタフェースセルを形成するこ
とが望まれている。
フェース回路の処理機能を高めるために、半導体チップ
上により多くの入出力インタフェースセルを形成するこ
とが望まれている。
しかしながら、前述したように従来の半導体集積回路
装置では、半導体チップの角付近の領域において、入出
力インタフェース回路用電源配線の曲がった角部分を形
成するために、入出力インタフェースセルを設けること
ができない領域が大きくなってしまうという問題点があ
る。
装置では、半導体チップの角付近の領域において、入出
力インタフェース回路用電源配線の曲がった角部分を形
成するために、入出力インタフェースセルを設けること
ができない領域が大きくなってしまうという問題点があ
る。
本発明はこのような従来の問題点に鑑み、半導体チッ
プ上により多くの入出力インタフェースセルを配列し得
る半導体集積回路装置を提供することを目的とする。
プ上により多くの入出力インタフェースセルを配列し得
る半導体集積回路装置を提供することを目的とする。
［課題を解決するための手段］ 本発明は前述の目的を達成するために、半導体チップ
と、半導体チップ上の外周部に配列された複数の入出力
インタフェースセルと、入出力インタフェースセルに所
定の電圧を供給するために半導体チップ上に形成されて
おり入出力インタフェースセルの配列に重なる直線部分
と半導体チップの角に沿って曲がった角部分とを含む電
源配線とを備えており、角部分は直線部分よりも幅の狭
い多層に形成されていることを特徴とする。
と、半導体チップ上の外周部に配列された複数の入出力
インタフェースセルと、入出力インタフェースセルに所
定の電圧を供給するために半導体チップ上に形成されて
おり入出力インタフェースセルの配列に重なる直線部分
と半導体チップの角に沿って曲がった角部分とを含む電
源配線とを備えており、角部分は直線部分よりも幅の狭
い多層に形成されていることを特徴とする。
［作用］ 本発明の半導体集積回路装置においては、複数の入出
力インタフェースセルは、半導体チップ上の外周部に配
列されている。電源配線は、半導体チップ上に形成され
ており、入出力インタフェースセルの配列に重なる直線
部分と半導体チップの角に沿って曲がった角部分とを含
んでいる。角部分は直線部分よりも幅の狭い多層に形成
されている。例えば、直線部分を単一金属層から構成
し、角部分を多重金属層から構成することにより、この
ように角部分を直線部分よりも幅の狭い多層に形成する
ことができる。従って、角部分の電気抵抗を直線部分と
同じように低く維持したまま、該角部分の半導体チップ
上に占める面積を半導体チップの角付近の領域において
減少させ得る。このため、この減少した面積の分だけ直
線部分及び入出力インタフェースセルを形成可能な半導
体チップ部分がこの角付近において増加する。この結
果、半導体チップの角付近の領域に、より多くの入出力
インタフェースセルを配列することが可能となる。
力インタフェースセルは、半導体チップ上の外周部に配
列されている。電源配線は、半導体チップ上に形成され
ており、入出力インタフェースセルの配列に重なる直線
部分と半導体チップの角に沿って曲がった角部分とを含
んでいる。角部分は直線部分よりも幅の狭い多層に形成
されている。例えば、直線部分を単一金属層から構成
し、角部分を多重金属層から構成することにより、この
ように角部分を直線部分よりも幅の狭い多層に形成する
ことができる。従って、角部分の電気抵抗を直線部分と
同じように低く維持したまま、該角部分の半導体チップ
上に占める面積を半導体チップの角付近の領域において
減少させ得る。このため、この減少した面積の分だけ直
線部分及び入出力インタフェースセルを形成可能な半導
体チップ部分がこの角付近において増加する。この結
果、半導体チップの角付近の領域に、より多くの入出力
インタフェースセルを配列することが可能となる。
次に示す本発明の実施例から、本発明のこのような作
用がより明らかにされ、更に本発明の他の作用が明らか
にされよう。
用がより明らかにされ、更に本発明の他の作用が明らか
にされよう。
［実施例］ 本発明の実施例を図面に基づいて説明する。
第１図に、本発明の一実施例であるマスタスライス方
式の半導体集積回路装置10を示す。
式の半導体集積回路装置10を示す。
同図において、半導体集積回路装置10は、半導体チッ
プ12と、チップ12の面13の外周部に配列された多数の入
出力インタフェースセル11と、面13の中央部に形成され
た多数の基本セル17とを備えている。
プ12と、チップ12の面13の外周部に配列された多数の入
出力インタフェースセル11と、面13の中央部に形成され
た多数の基本セル17とを備えている。
規則的に配列された多数の基本セル17は、回路装置10
の機能ブロックを構成しており、半導体チップ12上の配
線チャネル18において、図示しない信号線、基本セル用
電源配線等の内部配線により電気的接続が施されてい
る。
の機能ブロックを構成しており、半導体チップ12上の配
線チャネル18において、図示しない信号線、基本セル用
電源配線等の内部配線により電気的接続が施されてい
る。
多数のインタフェースセル11は、入出力インタフェー
ス回路を構成している。夫々のインタフェースセル11の
所定部分は、外部電源と接続される入出力インタフェー
ス回路用電源配線14と電気的接続されている。
ス回路を構成している。夫々のインタフェースセル11の
所定部分は、外部電源と接続される入出力インタフェー
ス回路用電源配線14と電気的接続されている。
電源配線14は、多数のインタフェースセル11に対し所
定の電圧を供給するために、インタフェースセル11の配
列に沿って面13及びインタフェースセル12上に形成され
ている。
定の電圧を供給するために、インタフェースセル11の配
列に沿って面13及びインタフェースセル12上に形成され
ている。
第２図に、回路装置10の半導体チップ12の角付近にお
ける構成を拡大して示す。
ける構成を拡大して示す。
同図において、電源配線は２つの電源配線14a、14bを
含んでいる。電源配線14aは、例えばVddを供給する高電
位電源に接続される配線であり、電源配線14bは、例え
ばGNDを供給する低電位電源又は接地に接続される配線
である。電源配線14a、14bは、配線チャネル18に配置さ
れた図示しない内部配線に比べて、より多くの電流が流
れるように幅広に構成されている。
含んでいる。電源配線14aは、例えばVddを供給する高電
位電源に接続される配線であり、電源配線14bは、例え
ばGNDを供給する低電位電源又は接地に接続される配線
である。電源配線14a、14bは、配線チャネル18に配置さ
れた図示しない内部配線に比べて、より多くの電流が流
れるように幅広に構成されている。
電源配線14a、14bは、第２図に示したように、インタ
フェースセル11の配列上に重ねて形成された直線部分15
a、15bと、インタフェースセル11が配置されていない面
13上に形成された半導体チップ12の角に沿って曲がった
角部分16a、16bとを含んでいる。図中において、直線部
分15a、15bはシングルハッチングで、角部分16a、16bは
ダブルハッチングで夫々示されている。直線部分15a、1
5bは夫々、単一の導電性金属層から構成されている。一
方、角部分16a、16bは夫々、複数の導電性金属層により
多層に形成されており、直線部分15a、15bより厚く且つ
幅が狭く形成されている。特に、角部分16a、16bの厚み
及び幅は、その電気抵抗が、直線部分15a、15bの電気抵
抗と夫々同じになるように選択されている。従って例え
ば、角部分16a、16bの幅をより狭くするためには、その
厚みをより厚くすれば良い。
フェースセル11の配列上に重ねて形成された直線部分15
a、15bと、インタフェースセル11が配置されていない面
13上に形成された半導体チップ12の角に沿って曲がった
角部分16a、16bとを含んでいる。図中において、直線部
分15a、15bはシングルハッチングで、角部分16a、16bは
ダブルハッチングで夫々示されている。直線部分15a、1
5bは夫々、単一の導電性金属層から構成されている。一
方、角部分16a、16bは夫々、複数の導電性金属層により
多層に形成されており、直線部分15a、15bより厚く且つ
幅が狭く形成されている。特に、角部分16a、16bの厚み
及び幅は、その電気抵抗が、直線部分15a、15bの電気抵
抗と夫々同じになるように選択されている。従って例え
ば、角部分16a、16bの幅をより狭くするためには、その
厚みをより厚くすれば良い。
角部分16a、16bの幅が狭いため、第２図から明らかな
ように、第４図に示した従来例の如く直線部分と角部分
とを同じ幅で形成した場合と比較すると、その狭めた幅
に応じて直線部分15a、15bの長さが長くなっていると共
に該角部分16a、16bの面13に占める面積が減少してい
る。このため、この減少した面積に応じてインタフェー
スセルを形成可能な領域が面13の角付近において増加し
ており、この増加した領域に破線で示したインタフェー
スセル11aがインタフェースセル11の配列に隣接して配
置されている。このように、従来例と比べて、本実施例
では、面13の角付近の領域において、インタフェースセ
ル11aの分だけインタフェースセルが多く配列されてい
る。
ように、第４図に示した従来例の如く直線部分と角部分
とを同じ幅で形成した場合と比較すると、その狭めた幅
に応じて直線部分15a、15bの長さが長くなっていると共
に該角部分16a、16bの面13に占める面積が減少してい
る。このため、この減少した面積に応じてインタフェー
スセルを形成可能な領域が面13の角付近において増加し
ており、この増加した領域に破線で示したインタフェー
スセル11aがインタフェースセル11の配列に隣接して配
置されている。このように、従来例と比べて、本実施例
では、面13の角付近の領域において、インタフェースセ
ル11aの分だけインタフェースセルが多く配列されてい
る。
第３図に、本発明の他の実施例である半導体集積回路
装置の半導体チップの角付近における構成を拡大して示
す。
装置の半導体チップの角付近における構成を拡大して示
す。
同図において、半導体チップ22の面23上に設けられた
入出力インタフェース回路用電源配線は、２つの電源配
線24a、24bを含んでいる。電源配線24a、24bは、入出力
インタフェースセル21の配列上に重ねて形成された直線
部分25a、25bと、インタフェースセル21が配置されてい
ない面23上に形成された半導体チップ22の角に沿って曲
がった角部分26a、26bとを含んでいる。図中において、
直線部分25a、25bはシングルハッチングで、角部分26
a、26bはダブルハッチングで夫々示されている。角部分
26a、26bは夫々、複数の導電性金属層により多層に形成
されており、単一の導電性金属層から構成された直線部
分25a、25bより、厚く且つ幅が狭く形成されている。角
部分26a、26bの厚み及び幅は、その電気抵抗が直線部分
25a、25bの電気抵抗と夫々同じになるように選択されて
いる。
入出力インタフェース回路用電源配線は、２つの電源配
線24a、24bを含んでいる。電源配線24a、24bは、入出力
インタフェースセル21の配列上に重ねて形成された直線
部分25a、25bと、インタフェースセル21が配置されてい
ない面23上に形成された半導体チップ22の角に沿って曲
がった角部分26a、26bとを含んでいる。図中において、
直線部分25a、25bはシングルハッチングで、角部分26
a、26bはダブルハッチングで夫々示されている。角部分
26a、26bは夫々、複数の導電性金属層により多層に形成
されており、単一の導電性金属層から構成された直線部
分25a、25bより、厚く且つ幅が狭く形成されている。角
部分26a、26bの厚み及び幅は、その電気抵抗が直線部分
25a、25bの電気抵抗と夫々同じになるように選択されて
いる。
角部分26a、26bの幅が狭いため、第３図から明らかな
ように、第４図に示した従来例の如く直線部分と角部分
とを同じ幅で構成した場合と比較すると、その狭めた幅
に応じて直線部分25bの長さが長くなっていると共に該
角部分26a、26bの面23に占める面積が減少している。こ
のため、この減少した面積に応じてインタフェースセル
を形成可能な領域が面23の角付近において増加してお
り、この増加した領域に破線で示したインタフェースセ
ル21aが配置されている。このように本実施例では、特
に電源配線24a及び電源配線24bの間に設けられた電源配
線のない面23の領域を利用して、インタフェースセル21
aが配置されている。従来例と比べて、本実施例では、
面23の角付近の領域において、インタフェースセル21a
の分だけインタフェースセルが多く配列されている。
ように、第４図に示した従来例の如く直線部分と角部分
とを同じ幅で構成した場合と比較すると、その狭めた幅
に応じて直線部分25bの長さが長くなっていると共に該
角部分26a、26bの面23に占める面積が減少している。こ
のため、この減少した面積に応じてインタフェースセル
を形成可能な領域が面23の角付近において増加してお
り、この増加した領域に破線で示したインタフェースセ
ル21aが配置されている。このように本実施例では、特
に電源配線24a及び電源配線24bの間に設けられた電源配
線のない面23の領域を利用して、インタフェースセル21
aが配置されている。従来例と比べて、本実施例では、
面23の角付近の領域において、インタフェースセル21a
の分だけインタフェースセルが多く配列されている。
［発明の効果］ 以上説明したように、本発明の半導体集積回路装置に
よれば、電源配線は半導体チップ上において入出力イン
タフェースセルの配列に重なる直線部分と半導体チップ
の角に沿って曲がった角部分とを含んでおり、角部分は
直線部分よりも幅の狭い多層に形成されているので、角
部分の電気抵抗を直線部分と同じように低く維持したま
ま、該角部分の半導体チップ上に占める面積を半導体チ
ップの角付近の領域において減少させ得る。このため、
この減少した面積の分だけ直線部分及び入出力インタフ
ェースセルを形成可能な半導体チップ部分がこの角付近
において増加する。この結果、半導体チップの角付近の
領域に、より多くの入出力インタフェースセルを配列す
ることが可能となる。従って、半導体チップ上により多
くの入出力インタフェースセルを配列し得る半導体集積
回路装置を提供することができる。
よれば、電源配線は半導体チップ上において入出力イン
タフェースセルの配列に重なる直線部分と半導体チップ
の角に沿って曲がった角部分とを含んでおり、角部分は
直線部分よりも幅の狭い多層に形成されているので、角
部分の電気抵抗を直線部分と同じように低く維持したま
ま、該角部分の半導体チップ上に占める面積を半導体チ
ップの角付近の領域において減少させ得る。このため、
この減少した面積の分だけ直線部分及び入出力インタフ
ェースセルを形成可能な半導体チップ部分がこの角付近
において増加する。この結果、半導体チップの角付近の
領域に、より多くの入出力インタフェースセルを配列す
ることが可能となる。従って、半導体チップ上により多
くの入出力インタフェースセルを配列し得る半導体集積
回路装置を提供することができる。
第１図は本発明の一実施例である半導体集積回路の要部
構成平面図、第２図は第１図の部分拡大平面図、第３図
は本発明の他の実施例の部分拡大平面図、第４図は従来
の半導体集積回路装置の部分拡大平面図である。 10……半導体集積回路装置、11,11a,21,21a……入出力
インタフェースセル、12,22……半導体チップ、13,23…
…面、14,14a,14b,24a,24b……電源配線、15a,15b,25a,
25b……直線部分、16a,16b,26a,26b……角部分、17……
基本セル、18……配線チャネル。
構成平面図、第２図は第１図の部分拡大平面図、第３図
は本発明の他の実施例の部分拡大平面図、第４図は従来
の半導体集積回路装置の部分拡大平面図である。 10……半導体集積回路装置、11,11a,21,21a……入出力
インタフェースセル、12,22……半導体チップ、13,23…
…面、14,14a,14b,24a,24b……電源配線、15a,15b,25a,
25b……直線部分、16a,16b,26a,26b……角部分、17……
基本セル、18……配線チャネル。
Claims (1)
- 【請求項１】半導体チップと、該半導体チップ上の外周
部に配列された複数の入出力インタフェースセルと、該
入出力インタフェースセルに所定の電圧を供給するため
に前記半導体チップ上に形成されており前記入出力イン
タフェースセルの配列に重なる直線部分と前記半導体チ
ップの角に沿って曲がった角部分とを含む電源配線とを
備えており、前記角部分は前記直線部分よりも幅の狭い
多層に形成されていることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168069A JP2551499B2 (ja) | 1990-06-26 | 1990-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168069A JP2551499B2 (ja) | 1990-06-26 | 1990-06-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456355A JPH0456355A (ja) | 1992-02-24 |
| JP2551499B2 true JP2551499B2 (ja) | 1996-11-06 |
Family
ID=15861264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168069A Expired - Fee Related JP2551499B2 (ja) | 1990-06-26 | 1990-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551499B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641978A (en) * | 1995-07-07 | 1997-06-24 | Intel Corporation | Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit |
| JP4731843B2 (ja) | 2004-06-24 | 2011-07-27 | 富士通セミコンダクター株式会社 | 半導体集積回路および半導体集積回路の設計方法 |
-
1990
- 1990-06-26 JP JP2168069A patent/JP2551499B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0456355A (ja) | 1992-02-24 |
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