KR940001285B1 - 반도체장치 - Google Patents

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아오이 죠이치
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다케다이 마사다카
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Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명에 따른 1실시예의 패턴평면도.
제2도는 동 실시예의 단면적 구성도.
제3도는 종래장치의 패턴평면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 칩기판 2 : 전원(VDD)용 패드
3 : 전원(접지)용 패드 8,14 : 논리블럭(論理 block)
9~11 : 신호선 12 : 신호입력패드
13 : 신호출력패드 21 : 전원(VDD)선 패드
22 : 전원(GND)선 패드
[산업상의 이용분야]
본 발명은 3층이상의 다층금속배선구조를 갖춘 반도체장치에 관한 것으로, 특히 다층금속배선층을 갖춘 반도체장치의 기간전원선(基幹電源線)의 레이아웃에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 다층금속배선의 패턴평면도를 제3도에 도시하였는 바, 도면중 참조부호 1은 IC칩이고, 전원패드(2) 및 접지패드(3)에 의해 각각 공급되는 전원 VDD 및 GND는 제2금속층(Al ; 4) 및 제1금속층(Al ; 5)을 통해 칩전체를 주회하는 전원선패턴(6,7)에 접속된다. 이 전원선패턴(6,7)은, 논리블럭(8)에 대한 입출력신호선 (9,10,11)을 고려하여 제2금속층(왼쪽으로 빗금쳐진 부분)으로 형성된다. 또한, 논리블럭(8)에 대한 입출력신호선(9,10,11)은 제1금속층(빗금이 없는 배선패턴)으로 형성되며, 전원선(6,7)과 입체적으로 교차되어 입력패드(12)와 출력패드(13) 및 다른 논리블럭(14)에 각각 접속된다.
상기 종래기술에 있어서는, 배선패턴과 논리블럭 사이의 패턴영역 및 논리블럭과 다른 논리블럭 사이의 패턴영역이 트랜지스터 등의 소자를 배치하는데 사용되지 않고 전원선과 신호선의 배선영역으로서 사용된다. 여기에서, 전원선(6,7)의 패턴폭은 칩(1)이 커짐(예컨대 칩에 내장된 트랜지스터의 수가 많아짐)에 따라 칩(1)이 소비하는 전류가 증대되기 때문에 보다 많은 전류가 흐를 수 있도록 넓어지게 된다. 이 때문에, 칩(1)이 커짐에 따라 패드와 블럭 사이, 블럭과 블럭 사이의 배선영역도 커지게 된다. 이것은 트랜지스터의 집적도를 높이고 칩크기를 축소시키고자 하는 목적에 상반되는 것으로, 트랜지스터의 집적도를 높여도 전원선이 그다지 변하지 않거나, 혹은 트랜지스터수의 증가에 의해 전원선의 폭이 넓어지게 되어 칩크기를 축소시킬 수 없게 된다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위해 이루어진 것으로, 반도체칩내의 2종류 또는 그 이상의 전원선의 점유면적을 축소시킬 수 있도록 된 반도체장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치는, 3층이상의 다층금속배선구조를 갖춘 반도체장치에 있어서, 상기 다층금속배선중 어떤 금속배선층이 제1전원선을 형성하고, 이 금속배선층과 다른 금속배선층이 제2전원선을 형성하며, 상기 제1전원선과 상기 제2전원선이 입체적으로 배치됨과 동시에 상기 제1전원선과 상기 제2전원선이 평면적으로 볼 때 중첩되게 배치된 것을 특징으로 한다.
[작용]
즉 상기한 구성으로 된 본 발명은, 전원선의 배선을 다층의 금속배선층을 이용하여 형성하되 2종류의 전원선을 입체적으로 배치하는 한편, 평면적으로 볼 때 중첩되게 배치함으로써, 점유면적의 축소화를 도모한 것이다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1도는 본 발명에 따른 1실시예의 패턴평면도로서, 제3도와 대응시킨 경우의 예이므로 대응되는 부분에는 동일한 참조부호를 붙였다. 이 제1도에 나타낸 바와 같이, 칩(1) 전체를 주회하는 전원선패턴(21,22)은 각각 제2금속층[예컨대 Al(왼쪽으로 빗금쳐진 부분)]과 제3금속층[예컨대 Al(오른쪽으로 빗금쳐진 부분)]으로 이루어져 평면적으로 볼 때는 같은 위치에 중첩되고 입체적으로는 각각 독립하여 적층된 형태로 형성된다. 전원패드(2)에 의해 공급되는 전원(VDD)은 예컨대 제2금속층(Al; 4)에 의해 칩전체를 주회하는 전원선패턴(21)에 접속되고, 전원패드(3)에 의해 공급되는 전원(GND)은 예컨대 제3금속층(5')에 의해 칩전체를 주회하는 전원선패턴(22)에 접속된다. 또한, 논리블럭(8)에 대한 입출력신호선(9,10,11)은 제1금속층(빗금없는 배선패턴)으로 형성되며, 전원선(21,22)과 입체적으로 교차되어 입력패드(12)와 출력패드(13) 및 다른 논리블럭(14)에 각각 접속된다.
제2도는 제1도에 도시된 전원선배선패턴영역의 단면도를 나타낸 것으로, 최하층에 제1금속층으로 블럭(8)의 입출력신호선[9(10,11)]이 형성되고, 그 윗층에 제2금속층으로 전원선패턴(VDD전원; 21)이 형성되며, 최상층에 제3금속층으로 전원선패턴(GND전원; 22)이 형성된다. 이들 각 층간은 절연되어 있기 때문에 입체적으로 배치되더라도 전기적으로 접속되는 일은 없다.
상기와 같은 구성에 의하면, 종래 평면적으로 위치를 달리해서 평행하게 배치하던 VDD전원선(6)과 GND전원선(7)을 평면적으로 볼 때 중첩되게 하면서 입체적으로 배치할 수 있으므로 평면패턴영역을 축소 시킬 수 있게 된다. 또, 부가가치로서 전원 VDD와 GND의 사이에 평행평판 캐패시터가 형성되기 때문에, 칩내부에서 발생되는 전원노이즈(다수의 트랜지스터가 동시에 스위칭될 때 발생하는 노이즈)를 저감시킬 수 있게 된다.
또한, 본 발명은 논리블럭과 패드의 기간전원선뿐만 아니라 블럭과 블럭 사이의 기간전원선 등에 사용해도 동일한 효과를 거둘 수가 있다. 또, 본 발명의 실시예에서는 3층의 금속배선층에 대해 설명하였으나, 3층이상의 다층금속배선층에 대해 사용해도 동일한 효과를 거둘 수 있는데, 이 경우에는 하나의 전원에서 복수개의 금속배선층을 이용해도 좋다. 또, 금속배선층(21,22)과 신호배선층(9,10,11)의 상하관계는 적절히 선택해도 좋다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 따른 반도체장치에 의하면, 다층배선구조를 갖춘 반도체장치의 면적을 축소시킬 수 있고, 또한 전원배선간의 캐패시터를 이용하여 전원노이즈를 저감시킬 수 있게 된다.

Claims (2)

  1. 3층이상의 다층금속배선구조(9,21,22)을 갖춘 반도체장치에 있어서, 상기 다층금속배선중 어떤 금속배선층(21)이 제1전원선을 형성하고, 이 금속배선층(21)과는 다른 금속배선층(22)이 제2전원선을 형성하며, 상기 제1전원선과 상기 제2전원선이 입체적으로 배치됨과 동시에 상기 제1전원선과 상기 제2전원선이 평면적으로 볼 때 중첩되게 배치되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1전원선 및 제2전원선에 2개 이상의 복수의 배선층이 사용되는 것을 특징으로 하는 반도체장치.
KR1019890018675A 1988-12-16 1989-12-15 반도체장치 KR940001285B1 (ko)

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