JPH0376142A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタンダードセル方式の半導体集積回路にお
けるモジュールセル間または回路ブロック間の電源配線
、接地配線に関するものである。

〔従来の技術〕

まず、第１の従来例について説明する。第３図はスタン
ダードセル方式の半導体集積回路を示す構成図、第６図
は従来の第１の配線層の平面図、第７図は従来の第２の
配線層の平面図、第４図および第５図はスルーホールの
平面図である。

第３図において、１は半導体集積回路、２ａ。

２ｂ、２ｃは半導体集積回路１上に配置され、まとまり
のある機能ブロックを１個の単位セルとするモジュール
セル、３は電源パッド、４は接地パッド、５ａ、５ｂ、
５ｃはそれぞれモジュールセル２ａ、２ｂ、２ｃの電源
ピン、６ａ、６ｂ、６Ｃはそれぞれモジュールセル’ｌ
ａ、　　２ｂ、　　２ｃの接地ピン、７は信号パッドで
ある。

また、第４図および第５図において、１は半導体集積回
路、１０は第１の配線層と第２の配線層を電気的に接続
するスルーホールのレイアウトパターン、１１は第２の
配線とモジュールセル２ａ２ｂ、２ｃの電源ピン５ａ、
５ｂ、５ｃ、接地ピン５ａ、５ｂ、５ｃに使用される配
線層とを電気的に接続するスルーホールのレイアウトパ
ターンである。

さらに、第６図および第７図において、１は半導体集積
回路、１２は第１の配線層のレイアウトパターン、１３
は第２の配線層のレイアウトパターンである。

次に、モジュールセルへの電源配線、接地配線の仕方に
ついて説明する。半導体集積回路外部より電源パッド３
に供給された電源電圧は、線状に接続された第１の配線
層のレイアウトパターン１２の電源配線を通して、モジ
ュールセル２ａ、２ｂ、２ｃの電源ピン５ａ、５ｂ、５
ｃに供給される。同様に、半導体集積回路外部より接地
パッド４に供給された接地電圧は、線状に接続された第
２の配線層のレイアウトパターン１３の接地配線を通し
て、モジュールセル２ａ、’ｌｂ、　　２ｃの接地ピン
６ａ、６ｂ、６ｃに供給される。

次に、第２の従来例について説明する。第１Ｏ図は半導
体集積回路を示す構成図、第１２図および第１３図はス
ルーホールの平面図、第１４図は従来の第１の配線層の
平面図、第１５図は従来の第２の配線層の平面図である
。

第１０図において、１は半導体集積回路、２ａ２ｂ、２
ｃは半導体集積回路１上に配置された回路ブロック、３
は電源パッド、４は接地パッド、５ａ、５ｂ、５ｃはそ
れぞれ回路ブロック２ａ。

２ｂ、２ｃの電源ピン、６ａ、６ｂ、６ｃはそれぞれ回
路ブロック２ａ、　　２ｂ、　　２ｃの接地ピン、７は
信号パッドである。

また、第１２図および第１３図において、１は半導体集
積回路、１１は第１の配線層と第２の配線層を電気的に
接続するスルーホール、１２ａ。

１２ｂ、１２Ｃは各々第２の配線層を電源ピン５ａ、５
ｂ、５ｃに電気的に接続するスルーホール、１３ａ、１
３ｂ、１３ｃは各々第１の配線層を接地ピン６ａ、６ｂ
、６ｃに接続するスルーホールである。

さらに、第１４図および第１５図において、１は半導体
集積回路、１６ａは第１の配線層のレイアウトパターン
、１６ｂは第２の配線層のレイアウトパターンである。

次に、回路ブロックへの電源配線、接地配線の仕方につ
いて説明する。半導体集積回路外部より電源パッド３に
供給された電源電圧は、線状に接続された第１の配線層
のレイアウトパターン１６ａの電源配線を通して、回路
ブロック２ａ、２ｂ２ｃの電源ピン５ａ、５ｂ、５ｃに
供給される。

同様に、半導体集積回路外部より接地パッド４に供給さ
れた接地電圧は、線状に接続された第２の配線層のレイ
アウトパターン１６ｂの接地配線を通して、回路ブロッ
ク２ａ、２ｂ、２ｃの接地ピン６ａ、６ｂ、６ｃに供給
される。

〔発明が解決しようとする課題〕

第１の従来例の半導体集積回路は以上のように構成され
ているので、電源パッド、接地パッドから各モジュール
セルまでの電源配線、接地配線の専用の領域が不要であ
るが、電源配線、接地配線のインピーダンス増大による
半導体集積回路の特性劣化が改善されないなどの問題が
あった。

本発明の第１の発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、電源配線、接地配
線のインピーダンスを低くすることにある。

また、第２の従来例の半導体集積回路は以上のように構
成されているので、チップの種類毎に、電源配線用のマ
スクと接地配線用のマスクを各々作製する必要があり、
マスク作製のために時間とコストが増大するという問題
があった。

本発明の第２の発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、チップサイズは同
一であるが種類が異なるチップ作製に使用する電源配線
用マスクおよび接地配線用マスクを共通化し、マスク作
製の時間短縮とコスト削減を実現することにある。

〔課題を解決するための手段〕

このような課題を解決するために本発明の第１の発明は
、各モジュールセル間の電源配線をモジュールセル内部
で使用していない第１の配線層でなし、各モジュールセ
ル間の接地配線をモジュールセル内部で使用していない
第２の配線層でなし、第１の配線層のレイアウトパター
ンを各モジュールセルが占有する領域をすべて含むよう
に形成して電源パッドと接続し、第２の配線層のレイア
ウトパターンを各モジュールセルが占有する領域をすべ
て含むように形成して接地パターンと接続し、各モジュ
ールセルの電源ピンの領域の周囲に隙間を設けるように
したものである。

また、本発明の第２の発明は、各回路ブロンク間の電源
配線を回路ブロック内部で使用していない第１の配線層
でなし、各回路ブロック間の接地配線を回路ブロック内
部で使用していない第２の配線層でなし、第１の配線層
のレイアウトパターンを、半導体集積回路上に配置され
た電源パッドを覆い、各回路ブロックが占有する領域を
すべて含むように規則的に形成し、第２の配線層のレイ
アウトパターンを、半導体集積回路上に配置された接地
パッドを覆い、各回路ブロックが占有する領域をすべて
含むように規則的に形成したものである。

〔作用〕

本発明の第１の発明による半導体集積回路においては、
電源配線、接地配線のインピーダンスを低くできる。

本発明の第２の発明による半導体集積回路は、チップサ
イズが同じであれば、異なるＩＣであっても、電源配線
用マスクおよび接地配線用マスクが共通化され得る。

〔実施例〕

以下、本発明の第１および第２の発明の一実施例を図を
用いて説明する。

第１図は本発明の第１の発明の一実施例における第１の
配線層の平面図、第２図は本発明の第１の発明の一実施
例における第２の配線層の平面図である。第１図および
第２図において、１４は第１の配線層のレイアウトパタ
ーン、１５は第２の配線層のレイアウトパターンである
。

次に、モジュールセルへの電源配線、接地配線のレイア
ウトパターンについて説明する。第１図の第１の配線層
は、電源パッド３を覆い、半導体集積回路１上に配置さ
れたモジュールセル２ａ。

２ｂ、２Ｃが占める領域をすべて含むように形成する。

第２図の第２の配線層は接地パッド４を覆い、半導体集
積回路１上に配置されたモジュールセル’ｌａ、２ｂ、
　　２ｃが占める領域をすべて含むように形成し、図に
示すようにモジュールセル２ａ、　　２ｂ、２Ｃの電源
ピン５ａ、５ｂ、５ｃの領域と他の領域の間に隙間を設
けるように形成する。

なお、上記実施例では、第１の配線層を電源配線、第２
の配線層を接地配線に使用したが、第１の配線層を接地
配線、第２の配線層を電源配線に使用してもよい、電源
ラインに誘起されるノイズに対するマージンは、第２の
配線層を接地配線にした場合がより良い。また、電源パ
ッド、接地パッドがそれぞれ１つだけの場合を示したが
、これらは複数でもよい。

次に、本発明の第２の発明の一実施例について説明する
。第８図は本発明の第２の発明の一実施例における第１
の配線層の平面図、第９図は本発明の第２の発明の一実
施例における第２の配線層の平面図である。また、第１
１図および第１２図はスルーホールの平面図である。

第８図および第９図において、１６は第１の配線層にお
ける第１の配線であり、この実施例では接地配線である
。また、１７ａ、１７ｂ、１７ｃ１７ｄ、　　１７ｅ、
　　１７ｆ、　　１７ｇ、　　１７ｈ、　　１７ｉ、１
７ｊ、１７におよび１７１は第２の配線層における第１
の配線であり、配！１６と同様に接地配線である。さら
に、１８は第２の配線層における第２の配線であり、こ
の実施例では電源配線である。

第１１図において、ｌｌａ、ｌｌｂ、ＩＩＣ。

１１ｄ、ｌｉｅ、ｌｌｆ、ｌ１ｇ、ｌｌｈ、１１ｉ、ｌ
ｌｊ、ｌｌｋおよび１１１は、第２の配線層における第
１の配線１７ａ、１７ｂ、１７ｃ。

１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ、１７ｉ、１
７ｊ、１７におよび１７Ｊを各々第１の配線層における
第１の配線１６に電気的に接続するためのスルーホール
である。第１２図の１２ａ。

１２ｂ、１２ｃは各々電源ピン５ａ、５ｂ、５ｃを電源
配線１８に電気的に接続するためのスルーホールである
。１３ａ、１３ｂ、１３ｃは各々接地ピン５ａ、５ｂ、
５ｃを接地配線１７ａ、１７ｄ、１７ｆに電気的に接続
するためのスルーホールである。

次に、電源配線および接地配線のレイアウトパターンに
ついて説明する。第８図の第１の配線層は、接地パッド
４を覆い、半導体集積回路１上に配置された回路ブロッ
ク２ａ、　　２ｂ、　　２ｃが占める領域をすべて含む
ように形成される。第９図の第２の配線層は、電源パッ
ド３を覆い、半導体集積回路１上に配置された回路ブロ
ック２ａ、　　２ｂ２Ｃが占める領域をすべて含むよう
に形成される。第２の配線層は、電源パッド３と電気的
に絶縁されていて等ピンチで配置された島状の配線１７
ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ１７ｇ、
１７ｈ、１７ｉ、１７ｊ、１７に、１７１を含む。また
、第２の配線層において、第１の配線の面積と第２の配
線の面積は同じになることが望ましい。

このように、電源配線、接地配線を第８図、第９図に示
したように規則的に配置し、半導体集積回路１上に配置
された回路ブロック’ｌａ、　　２ｂ。

２Ｃの任意の場所に電源電位および接地電位を供給でき
るようにしたので、チップサイズが同じであれば、異な
る半導体集積回路であっても、電源配線用、接地配線用
のマスクを共通化でき、マスク作製に必要な時間とコス
トを少なくできる効果がある。

なお、上記第２の発明の実施例においては、第８図、第
９図に示す第１．第２の配線層はそれ以外の配線層より
後の工程で作製される。

また、上記第２の発明の実施例では、接地配線を第１お
よび第２の配線層における第１の配線とし、電源配線を
第２の配線層における第２の配線としたが、上記接地配
線と電源配線と入れ換えてもよい。

さらに、第１の配線層と第２の配線層はメツシュ状配線
としてもよい。

〔発明の効果〕

以上説明したように本発明の第１の発明は、電源配線、
接地配線専用の配線層のレイアウトパターンをモジュー
ルセルが占める領域をすべて含むように形成したことに
より、電源配線、接地配線のインピーダンスを低くでき
、電源ラインに誘起されるノイズ（例えば出カバソファ
が何らかの変化をした際のノイズ）に対するマージンを
大きくできる効果がある。

また、以上説明したように本発明の第２の発明は、第１
の配線層のレイアウトパターンを、半導体集積回路上に
配置された電源パッドを覆い１、各回路ブロックが占有
する領域をすべて含むように規則的に形成し、第２の配
線層のレイアウトパターンを、半導体集積回路上に配置
された接地パッドを覆い、各回路ブロックが占有する領
域をすべて含むように規則的に形成したことにより、電
源配線用マスクおよび接地配線用マスクを共通化できる
ので、チップサイズが同じであれば異なるチップの種類
であっても、マスク作製に必要な時間とコストを少なく
できる効果がある。

【図面の簡単な説明】

第１図および第２図は本発明の第１の発明の一実施例に
おける第１の配線層および第２の配線層のレイアウトパ
ターンを示す平面図、第３図は半導体集積回路を示す構
成図、第４図および第５図はスルーホールの平面図、第
６図および第７図は従来の半導体集積回路における第１
の配線層および第２の配線層のレイアウトパターンを示
す平面図、第８図および第９図は本発明の第２の発明の
一実施例における第１の配線層および第２の配線層の平
面図、第１０図は半導体集積回路を示す構成図、第１１
図および第１２図はスルーホールの平面図、第１３図は
従来の半導体集積回路におけるスルーホールの平面図、
第１４図および第１５図は従来の半導体集積回路におけ
る第１の配線層および第２の配線層の平面図である。 １・・・半導体集積回路、２ａ、２ｂ、２ｃ・・・モジ
ュールセル、３・・・電源パッド、４・・・接地パッド
、５ａ、５ｂ、５ｃ＝電源ピン、６ａ、６ｂ、６ｃ・・
・接地ピン、７・・・信号パッド、１０．１１・・・ス
ルーホールのレイアウトパターン、１４・・・第１の配
線層のレイアウトパターン、１５・・・第２の配線層の
レイアウトパターン。

Claims (2)

【特許請求の範囲】
1. （１）まとまりのある機能ブロックを１個の単位セルと
   するモジュールセルを複数配置したスタンダードセル方
   式の半導体集積回路において、各モジュールセル間の電
   源配線をモジュールセル内部で使用していない第１の配
   線層でなし、各モジュールセル間の接地配線をモジュー
   ルセル内部で使用していない第２の配線層でなし、前記
   第１の配線層のレイアウトパターンを前記各モジュール
   セルが占有する領域をすべて含むように形成して電源パ
   ッドと接続し、前記第２の配線層のレイアウトパターン
   を前記各モジュールセルが占有する領域をすべて含むよ
   うに形成して接地パッドと接続し、前記各モジュールセ
   ルの電源ピンの領域の周囲に隙間を設けたことを特徴と
   する半導体集積回路。
2. （２）まとまりのある回路ブロックを複数配置した半導
   体集積回路において、各回路ブロック間の電源配線を回
   路ブロック内部で使用していない第１の配線層でなし、
   各回路ブロック間の接地配線を回路ブロック内部で使用
   していない第２の配線層でなし、前記第１の配線層のレ
   イアウトパターンを、半導体集積回路上に配置された電
   源パッドを覆い前記各回路ブロックが占有する領域をす
   べて含むように規則的に形成し、前記第２の配線層のレ
   イアウトパターンを、半導体集積回路上に配置された接
   地パッドを覆い前記各回路ブロックが占有する領域をす
   べて含むように規則的に形成したことを特徴とする半導
   体集積回路。