JPH0262062A - マスタースライス型半導体装置 - Google Patents
マスタースライス型半導体装置Info
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- JPH0262062A JPH0262062A JP21326488A JP21326488A JPH0262062A JP H0262062 A JPH0262062 A JP H0262062A JP 21326488 A JP21326488 A JP 21326488A JP 21326488 A JP21326488 A JP 21326488A JP H0262062 A JPH0262062 A JP H0262062A
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- circuit blocks
- semiconductor device
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置分野、特にマスタースライス型半導
体装置に利用される。
体装置に利用される。
本発明は、所望の回路ブロックを構成し得る基本セルを
有するゲートアレイに代表されるマスタースライス型半
導体装置に関する。
有するゲートアレイに代表されるマスタースライス型半
導体装置に関する。
本発明は、基本セルから構成されたセルアレイ領域と、
回路ブロック間を相互に接続する信号配線領域と、異な
る品種で共通の形状をもつ電源バスラインとを備えたマ
スタースライス型半導体装置において、 前記信号配線領域に、前記回路ブロックと前記電源バス
ライン間およびまたは複数の前記電源バスライン間を接
続する電源接続配線パターンを設けることにより、 チップライズを減小しコストの低減を図ったものである
。
回路ブロック間を相互に接続する信号配線領域と、異な
る品種で共通の形状をもつ電源バスラインとを備えたマ
スタースライス型半導体装置において、 前記信号配線領域に、前記回路ブロックと前記電源バス
ライン間およびまたは複数の前記電源バスライン間を接
続する電源接続配線パターンを設けることにより、 チップライズを減小しコストの低減を図ったものである
。
マスタースライス型の半導体装置、特にゲートアレイは
、半導体基板上に回路構成に必要なトランジスタ、抵抗
等の素子をアレイ状に配置し、それに所望に応じて、あ
らかじめ設計した単位回路機能を有する配線パターン（
以下、回路ブロックという。）、回路ブロック間を接続
する配線パターン、および各回路ブロックに電源を供給
する電源配線パターンを自動配置することにより、集積
回路を短期間で製造することができる。
、半導体基板上に回路構成に必要なトランジスタ、抵抗
等の素子をアレイ状に配置し、それに所望に応じて、あ
らかじめ設計した単位回路機能を有する配線パターン（
以下、回路ブロックという。）、回路ブロック間を接続
する配線パターン、および各回路ブロックに電源を供給
する電源配線パターンを自動配置することにより、集積
回路を短期間で製造することができる。
第３図は、−船釣なゲートアレイの基本内部構造を示し
た模式的平面図である。ただし自動配置される回路ブロ
ックおよび相互配線パターンは図示していない。
た模式的平面図である。ただし自動配置される回路ブロ
ックおよび相互配線パターンは図示していない。
第３図において、１０は回路ブロックを重ねると回路を
構成できる素子が埋設しであるセルアレイ領域、１１お
よび１２は回路ブロック間を接続する相互配線パターン
を置くための自動配線を行う信号配線領域で、１１は第
−層配線および１２は第二層配線を示す。また、Ｖｌ、
Ｖ２およびＶ３ならびにＧ１、Ｇ２およびＧ３は回路ブ
ロックへ電源を供給するバスラインで、ＶｌはＶＤＤバ
スライン（第−層配線）Ｖ２はＶＤＤバスライン（第二
層配線）、Ｖ３はＶｌ−Ｖ２接続ハターン、Ｇ１はＧＮ
Ｄバスライン（第−層配線）、Ｇ２はＧＮＤバスライン
（第二層配線）およびＧ３はＧ１−Ｇ２接続パターンで
ある。
構成できる素子が埋設しであるセルアレイ領域、１１お
よび１２は回路ブロック間を接続する相互配線パターン
を置くための自動配線を行う信号配線領域で、１１は第
−層配線および１２は第二層配線を示す。また、Ｖｌ、
Ｖ２およびＶ３ならびにＧ１、Ｇ２およびＧ３は回路ブ
ロックへ電源を供給するバスラインで、ＶｌはＶＤＤバ
スライン（第−層配線）Ｖ２はＶＤＤバスライン（第二
層配線）、Ｖ３はＶｌ−Ｖ２接続ハターン、Ｇ１はＧＮ
Ｄバスライン（第−層配線）、Ｇ２はＧＮＤバスライン
（第二層配線）およびＧ３はＧ１−Ｇ２接続パターンで
ある。
回路ブロック、電源バスラインおよび相互配線パターン
は、第−層配線および第二層配線の二つのメタライズ層
で構成され、この二つの配線層の間で絶縁交差および導
通コンタクトを行うことにより、所望の回路接続を得る
ことができる。
は、第−層配線および第二層配線の二つのメタライズ層
で構成され、この二つの配線層の間で絶縁交差および導
通コンタクトを行うことにより、所望の回路接続を得る
ことができる。
前述した従来のゲートアレイ構造では、その電源バスラ
インの配線幅はそのマスターレイアウト設計時に固定さ
れており、品種ごとに変更することはできない。バスラ
インに必要な配線幅は、電圧降下やエレクトロマイグレ
ーション等の理由からそのラインに流れる電流量に依存
するが、ゲートアレイの場合、品種自動設計ごとの回路
ブロック配置の集中度やブロックごとの動作周波数の差
により同一チップ内でも大きく偏位する。
インの配線幅はそのマスターレイアウト設計時に固定さ
れており、品種ごとに変更することはできない。バスラ
インに必要な配線幅は、電圧降下やエレクトロマイグレ
ーション等の理由からそのラインに流れる電流量に依存
するが、ゲートアレイの場合、品種自動設計ごとの回路
ブロック配置の集中度やブロックごとの動作周波数の差
により同一チップ内でも大きく偏位する。
もし、電流量が最悪の場合を考慮してすべてのバスライ
ンの配線幅を決定した場合、わずかな電源電流しか必要
ない場合でも過大な電流許容量をもつバスラインが配設
され、その配線全体では大きな面積を費やすことになり
、チップサイズの増大をひきおこし、コストの上昇を招
く欠点があった。
ンの配線幅を決定した場合、わずかな電源電流しか必要
ない場合でも過大な電流許容量をもつバスラインが配設
され、その配線全体では大きな面積を費やすことになり
、チップサイズの増大をひきおこし、コストの上昇を招
く欠点があった。
本発明の目的は、前記の欠点を除去することにより、電
源バスラインを特性に合わせて合理的に設け、チップサ
イズを減小しコストの低減を図ることができる、マスタ
ースライス型半導体装置を提供することにある。
源バスラインを特性に合わせて合理的に設け、チップサ
イズを減小しコストの低減を図ることができる、マスタ
ースライス型半導体装置を提供することにある。
本発明は、基本セルから構成されたセルアレイ領域と、
回路ブロック間を相互に接続する信号配線領域と、異な
る品種で共通の形状をもつ電源バスラインとを備えたマ
スタースライス型半導体装置において、前記信号配線領
域に、前記回路ブロックと前記電源バスラインとを接続
する配線パターンと複数の前記電源バスライン間を接続
する電源接続配線パターンとのうちの少なくとも一つを
備えたことを特徴とする。
回路ブロック間を相互に接続する信号配線領域と、異な
る品種で共通の形状をもつ電源バスラインとを備えたマ
スタースライス型半導体装置において、前記信号配線領
域に、前記回路ブロックと前記電源バスラインとを接続
する配線パターンと複数の前記電源バスライン間を接続
する電源接続配線パターンとのうちの少なくとも一つを
備えたことを特徴とする。
また、本発明は、電源接続配線パターンの形状は、回路
ブロックの消費電力に対応して異なる形状であることが
好ましい。
ブロックの消費電力に対応して異なる形状であることが
好ましい。
また、本発明は、回路ブロックと電源バスラインとを接
続する電源接続配線パターンが、消費電力の小さい回路
ブロックより、大きい回路ブロックの方に多く設けられ
ることが好ましい。
続する電源接続配線パターンが、消費電力の小さい回路
ブロックより、大きい回路ブロックの方に多く設けられ
ることが好ましい。
前述した従来のゲートアレイの配線幅の固定された電源
バスラインでは、品種ごとに異なる電源バスラインの電
源電流値すべて許容するためには、チップ面積を多く占
有するという問題点に対し、本発明は、信号配線領域を
有効に活用し、回路ブロックと前記電源バスライン、お
よびまたは複数の前記電源バスライン間を接続する配線
パターンを設け、この配線パターンの幅ならびに数を品
種ごとにその特性に合わせて決定する。これにより、電
源バスラインを太らせることなく、電源電流許容量を大
きくし、チップ内部の電力消費の偏位分布を緩和できる
。
バスラインでは、品種ごとに異なる電源バスラインの電
源電流値すべて許容するためには、チップ面積を多く占
有するという問題点に対し、本発明は、信号配線領域を
有効に活用し、回路ブロックと前記電源バスライン、お
よびまたは複数の前記電源バスライン間を接続する配線
パターンを設け、この配線パターンの幅ならびに数を品
種ごとにその特性に合わせて決定する。これにより、電
源バスラインを太らせることなく、電源電流許容量を大
きくし、チップ内部の電力消費の偏位分布を緩和できる
。
従って、チップサイズの減小とコストの低減を図ること
が可能となる。
が可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的平面図で、第
３図で説明したゲートアレイ構造で自動設計を行いさら
に本発明を施した内部領域の一部分を示す。
３図で説明したゲートアレイ構造で自動設計を行いさら
に本発明を施した内部領域の一部分を示す。
本第−実施例は、基本セルから構成されたセルアレイ領
域１０１．１０２および１０３ と、回路ブロック（４
１）〜（４５）間を相互に接続する自動配線が行われる
信号配線領域１１１．１１２．１１３および１１４と、
異なる品種で共通の電源バスラインとしてのＶＤＤバス
ライン（第−層配線）Ｖｌｌ、Ｖ１２およびＶ１３なら
びにＧＮＤバスライン（第−層配線）Ｇ１１、Ｇ１２お
よびＧ１３とを備えたマスタースライス型半導体装置に
おいて、 信号配線領域１１２および１１λに、回路ブロック４２
．４３および４４とＶＤＤバスラインＶ１３およびＧＮ
ＤバスラインＧｌｌとの間を接続する４本の電源接続配
線パターン（図中斜線を施して表す）３１を備えている
。
域１０１．１０２および１０３ と、回路ブロック（４
１）〜（４５）間を相互に接続する自動配線が行われる
信号配線領域１１１．１１２．１１３および１１４と、
異なる品種で共通の電源バスラインとしてのＶＤＤバス
ライン（第−層配線）Ｖｌｌ、Ｖ１２およびＶ１３なら
びにＧＮＤバスライン（第−層配線）Ｇ１１、Ｇ１２お
よびＧ１３とを備えたマスタースライス型半導体装置に
おいて、 信号配線領域１１２および１１λに、回路ブロック４２
．４３および４４とＶＤＤバスラインＶ１３およびＧＮ
ＤバスラインＧｌｌとの間を接続する４本の電源接続配
線パターン（図中斜線を施して表す）３１を備えている
。
ここで、ＶＤＤバスラインＶｌｌ、Ｖ１２およびＶ１３
と、ＧＮＤバスラインＧｌｌ、Ｇ１２およびＧ１３とは
第−層配線であり、交差する第二層配線のＶＤＤバスラ
インＶ２およびＧＮＤバスラインＧ２と接続パターンＶ
３ａおよびＣ，３ａを介して接続されている。また、回
路ブロック４１〜４５は、ＶＤＤバスライン・Ｖｌｌ、
Ｖ１２およびＶ１３ならびにＧＮＤバスラインＧ１１、
Ｇ１２およびＧ１３が横断するセルアレイ領域１０１．
１０２および１０３に配置され、重なったバスラインか
ら電源が供給される。そして、各回路ブロック４１〜４
５にある信号端子２０は、配線２１および２２ならびに
コンタクトパターン２３が信号自動配線領域１１１〜１
１４にある配線格子１１０および１２０に重なるように
配置されることにより、相互接続される。
と、ＧＮＤバスラインＧｌｌ、Ｇ１２およびＧ１３とは
第−層配線であり、交差する第二層配線のＶＤＤバスラ
インＶ２およびＧＮＤバスラインＧ２と接続パターンＶ
３ａおよびＣ，３ａを介して接続されている。また、回
路ブロック４１〜４５は、ＶＤＤバスライン・Ｖｌｌ、
Ｖ１２およびＶ１３ならびにＧＮＤバスラインＧ１１、
Ｇ１２およびＧ１３が横断するセルアレイ領域１０１．
１０２および１０３に配置され、重なったバスラインか
ら電源が供給される。そして、各回路ブロック４１〜４
５にある信号端子２０は、配線２１および２２ならびに
コンタクトパターン２３が信号自動配線領域１１１〜１
１４にある配線格子１１０および１２０に重なるように
配置されることにより、相互接続される。
なお、実際のゲートアレイでは、信号配線領域１１１〜
１１４のすべてが信号配線パターンに占有されるわけで
はなく、多くても７０〜８０％の使用率にとどまる。
１１４のすべてが信号配線パターンに占有されるわけで
はなく、多くても７０〜８０％の使用率にとどまる。
そこでは本第−実施例では、この未使用領域を利用し、
回路ブロックが集中し、消費電力が多いセルアレイ領域
１０２の各ブロックに設けられた電源引出し端子３０か
ら、消費電力の少ない隣接セルアレイ領域１０１および
１０３のＶＤＤバスラインＶ１３およびＧＮＤバスライ
ンＧｌｌに電源接続配線パターン３１を延長させたもの
である。そうすることにより、ＶＤＤバスラインＶ１２
およびＧＮＤバスラインＧ１２に集中していた電源電流
が電源接続配線パターン３１により設けられた電流路に
よりＶＤＤバスラインＶ１３およびＧＮＤバスラインＧ
１１へも分配され、電源バスライン１本が負担する最大
電流値が大きく軽減される。
回路ブロックが集中し、消費電力が多いセルアレイ領域
１０２の各ブロックに設けられた電源引出し端子３０か
ら、消費電力の少ない隣接セルアレイ領域１０１および
１０３のＶＤＤバスラインＶ１３およびＧＮＤバスライ
ンＧｌｌに電源接続配線パターン３１を延長させたもの
である。そうすることにより、ＶＤＤバスラインＶ１２
およびＧＮＤバスラインＧ１２に集中していた電源電流
が電源接続配線パターン３１により設けられた電流路に
よりＶＤＤバスラインＶ１３およびＧＮＤバスラインＧ
１１へも分配され、電源バスライン１本が負担する最大
電流値が大きく軽減される。
また、これらの電源接続配線パターン３１は近傍のセル
アレイ間をむすぶだけで、全体的には信号配線領域を僅
かに費やすのみで、さらに回路ブロックの集中等を自動
設計時に検出して、人手を介することなく、配置させる
ことも可能である。
アレイ間をむすぶだけで、全体的には信号配線領域を僅
かに費やすのみで、さらに回路ブロックの集中等を自動
設計時に検出して、人手を介することなく、配置させる
ことも可能である。
第２図は本発明の第二実施例を示す模式的平面図である
。
。
本第二実施例は、回路ブロック４２および４３内に特別
な電源引き出し端子（第１図の参照番号３０）を設けず
、回路ブロックの置かれていない部分の電源バスライン
相互；ＶＤＤバスラインＶｌｌ−Ｖ１２およびＶ１２−
Ｖ１３ならびにＧＮＤバスラインＧ１２−Ｇｌ３の間に
、電源接続配線パターン３１を設け、互いの電流許容量
を補償し合うようにしたものである。
な電源引き出し端子（第１図の参照番号３０）を設けず
、回路ブロックの置かれていない部分の電源バスライン
相互；ＶＤＤバスラインＶｌｌ−Ｖ１２およびＶ１２−
Ｖ１３ならびにＧＮＤバスラインＧ１２−Ｇｌ３の間に
、電源接続配線パターン３１を設け、互いの電流許容量
を補償し合うようにしたものである。
ゲートアレイの自動設計時に、特に電源配線幅の厳しい
部分がなくとも、このような電源バスライン間のブリッ
ヂの形成することは、回路の動作マージン、さらには信
頼性の上で大きな改善となる。
部分がなくとも、このような電源バスライン間のブリッ
ヂの形成することは、回路の動作マージン、さらには信
頼性の上で大きな改善となる。
なお、必要に応じ、前記第一および第二実施例における
電源接続配線パターンを併せ設けることもできる。
電源接続配線パターンを併せ設けることもできる。
本発明の特徴は、第１図および第２図において、電源接
続配線パターン３１を設けたことにある。
続配線パターン３１を設けたことにある。
以上説明したように、本発明は、ゲートアレイの信号配
線領域の余剰部分を有効に活用することにより、個々の
電源バスラインの幅を広げることなく、その電流許容量
を増大させ、その集積回路の動作上の品質を大きく改善
でき、結果としてチップサイプの減小とコストの低減を
図ることができる効果がある。
線領域の余剰部分を有効に活用することにより、個々の
電源バスラインの幅を広げることなく、その電流許容量
を増大させ、その集積回路の動作上の品質を大きく改善
でき、結果としてチップサイプの減小とコストの低減を
図ることができる効果がある。
〜１１４・・・信号配線領域、２０・・・信号端子、２
１．２２・・・信号配線、２３・・・コンタクトパター
ン、３０・・・電源弓出し端子、３１・・・電源接続配
線パターン、４１〜４５・・・回路ブロック、１１０．
１２０・・・配線格子、Ｇ１、Ｇ２、Ｇｌｌ、Ｇ１２、
Ｇ１３・・・ＧＮＤバスライン、Ｇ３・・・Ｇ１−０２
接続パターン、Ｇ３ａ 、Ｖ３ａ・・・接続パターン、
Ｖｌ、Ｖ２、Ｖｌｌ、Ｖｌ２、Ｖｌ３・・・ＶＤＤバス
ライン、Ｖ３・・・Ｖｌ−Ｖ２接続パターン。
１．２２・・・信号配線、２３・・・コンタクトパター
ン、３０・・・電源弓出し端子、３１・・・電源接続配
線パターン、４１〜４５・・・回路ブロック、１１０．
１２０・・・配線格子、Ｇ１、Ｇ２、Ｇｌｌ、Ｇ１２、
Ｇ１３・・・ＧＮＤバスライン、Ｇ３・・・Ｇ１−０２
接続パターン、Ｇ３ａ 、Ｖ３ａ・・・接続パターン、
Ｖｌ、Ｖ２、Ｖｌｌ、Ｖｌ２、Ｖｌ３・・・ＶＤＤバス
ライン、Ｖ３・・・Ｖｌ−Ｖ２接続パターン。
特許出願人 日本電気株式会社１．。
代理人 弁理士 井 出 直 孝”、１．
第１図は本発明の第一実施例の要部を示す模式第２図は
本発明の第二実施例の要部を示す模式的平面図。 第３図は従来例を示す模式的平面図。
本発明の第二実施例の要部を示す模式的平面図。 第３図は従来例を示す模式的平面図。
Claims (1)
- 【特許請求の範囲】 １、基本セルから構成されたセルアレイ領域と、回路ブ
ロック間を相互に接続する信号配線領域と、 異なる品種で共通の形状をもつ電源バスラインと を備えたマスタースライス型半導体装置において、 前記信号配線領域に、前記回路ブロックと前記電源バス
ラインとを接続する配線パターンと複数の前記電源バス
ライン間を接続する電源接続配線パターンとのうちの少
なくとも一つを備えたことを特徴とするマスタースライ
ス型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21326488A JPH0262062A (ja) | 1988-08-26 | 1988-08-26 | マスタースライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21326488A JPH0262062A (ja) | 1988-08-26 | 1988-08-26 | マスタースライス型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262062A true JPH0262062A (ja) | 1990-03-01 |
Family
ID=16636219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21326488A Pending JPH0262062A (ja) | 1988-08-26 | 1988-08-26 | マスタースライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0927603A (ja) * | 1995-07-12 | 1997-01-28 | Nec Corp | マスタスライス型ゲートアレイ |
| KR100463946B1 (ko) * | 2001-11-19 | 2004-12-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 설계 방법 및 반도체 장치 |
| US7503294B2 (en) | 2003-12-22 | 2009-03-17 | Aisin Seiki Kabushiki Kaisha | Apparatus for controlling valve opening/closing timing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
| JPS621244A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | マスタ−スライス型半導体装置 |
-
1988
- 1988-08-26 JP JP21326488A patent/JPH0262062A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
| JPS621244A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | マスタ−スライス型半導体装置 |
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|---|---|---|---|---|
| JPH0927603A (ja) * | 1995-07-12 | 1997-01-28 | Nec Corp | マスタスライス型ゲートアレイ |
| KR100463946B1 (ko) * | 2001-11-19 | 2004-12-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 설계 방법 및 반도체 장치 |
| US7503294B2 (en) | 2003-12-22 | 2009-03-17 | Aisin Seiki Kabushiki Kaisha | Apparatus for controlling valve opening/closing timing |
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