JPS621244A - マスタ−スライス型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源バスラインの電流容量の増大を図ったマス
タースライス型半導体装置に関する。

〔従来の技術〕

マスタースライス型の半導体装置は、トランジスタや抵
抗等の回路の基本となる素子を共通に形成しておき、配
線（メタライズ）工程で夫々特異な配線パターンを形成
することにより、異なる機能の集積回路を得ることがで
き、半導体装置のカスタム化、セミカスタム化に対応で
きる。特に、ゲートアレイは、一つの機能を有する配線
パターン（これを回路ブロックと称する）を予め設計し
てこれを登録しておき、集積回路を設計する際にコンピ
ュータを用いて登録済回路ブロックを最適位置に自動配
置し、かつこれら回路ブロック間を自動配線することに
より、所望の機能の集積回路を短期間で製造することが
できる。

例えば、第４図は一般的な２層配線構造のゲートアレイ
を示しており、略方形のチップ基板上にＸ方向に延びる
アレイ状のセルＣを所定の間隔でＹ方向に配設してブロ
ック配線領域Ｌｂを構成し、かつこれらＹ方向の間隔を
自動配線領域Ｌａとして構成している。このブロック配
線領域Ｌｂでは第１層配線により回路ブロックＢが構成
され、また自動配線領域Ｌａでは第１層配線がＸ方向の
みに配設されるようにし、これと直交するＹ方向にのみ
配設される第２層配ｗＡ（図示せず）と組合わせてブロ
ック回路間の配線が行われる。そして、この第２層配線
の一部には、Ｙ方向に沿って櫛状に延びる一対の電源バ
スラインＶ、、Ｖ、がＸ方向に交互に延設してあり、前
記ブロック回路はこれら電源バスラインに少なくとも１
箇所で接触して電源の供給を受けるようになっている。

〔発明が解決しようとする問題点〕

上述したようなマスタースライス型半導体装置では、電
源バスラインの配線幅は、そのラインに必要な電流容量
から決定されるのが好ましいが、ゲートアレイの場合に
は品種毎に配線を施した後でなければレイアウト中の電
流配分や全電流量が判明しない場合がある。このため、
電源バスライン配線幅は、電流配分が最悪の場合を考慮
してこれに対応できるに十分な寸法に設定しているが、
実際には非常に大きい電流を要する特殊な回路ブロック
を構成する必要が生じたり、製造プロセスのばらつきに
より全電流が設計値を超過することがあり、電源バスラ
インを通流する電流がバスラインの許容値を越えること
がある。このため、半導体装置全体から見た電源電位分
布が大きく偏り、歩留が低下したり、エレクトロマイグ
レーションにより（ｔｅｌ性が悪化する等の問題が生じ
る。

これに対処するためには、電源バスライン配線幅を大き
く設計すればよいが、チップの縮小化の必要からこれに
も限度があり、逆に配線幅をできるだけ小さくすること
が要求されている。

〔問題点を解決するための手段〕

本発明の半導体装置は、電源バスラインの配線幅を小さ
くする一方で、その電流容量の増大を図るために、ブロ
ック配線領域および自動配線領域の空いた箇所、或いは
これらと干渉しない配線層内に短絡配線層を形成し、こ
の短絡配線層により電源バスラインの２点以上を短絡さ
せた構成としている。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は、前述した第４図と同じ方式のゲートアレイに
本発明を適用した実施例の一部の拡大平面図である０図
示のように、今ブロック配線領域Ｌｂ内に夫々６個の回
路ブロックＢ１〜Ｂ、を第１層配線によって配線して構
成し、かつ自動配線領域Ｌａには図示を省略する第１層
配線の配線をＸ方向に延設してこれら回路ブロックＢ１
〜Ｂ−を相互接続している。また、Ｙ方向には第２層配
線からなる電源バスラインとしてＶＣＣ電位に繋がるバ
スライン■、〜ｖ、４と、ＧＮＤ電位に繋がるバスライ
ンＶ！１”’Ｖｌｌを所定の間隔で交互にかつ平行に配
設している。そして、前記ブロック配線領域Ｌｂ内の回
路ブロックが構成されていない箇所、うまり空いている
箇所にはＸ方向に延びる短絡配線層Ａ　Ｉ”　Ａ　ｘを
形成し、この短絡配線層Ａ。

〜Ａ、で各電源バスラインを夫々中継パターンＳ１にお
いてＸ方向に短絡している。この場合、短絡配線層Ａ　
Ｉ””　Ａ　ｓは自動配線領域Ｌａと同じ配線層に形成
し、したがって電源バスラインの下層においてこれと絶
縁分離された状態で、他の電位のバスラインをくぐるよ
うにして同一電位のバスライン同士を短絡させている。

この構成によれば、前記回路ブロックＢ１〜Ｂ＆に注目
した場合、短絡配線層Ａ、〜Ａ３が存在しない場合には
電源バスラインはＶ　Ｉ　Ｋ　＋　Ｖ　ｌ　２の２本に
過ぎなかったものが、この短絡配線層を設けることによ
り電源バスラインはＶ、、、Ｖ、、、Ｖ、３゜Ｖ１４の
４本となり、電流をより多（のバスラインに分散させる
ことができ、バスラインの実、質的な電流容量の増大を
図ることができる。

ここで、設計する前に大電流を消費するプロッりや、密
集しすぎるブロックが予め判っている時には、自動設計
時にそのブロックの近傍に他のブロックが配置されない
ように規則性を持たせれば、前記効果を一層高めること
ができる。また、この構造ではブロック配線領域Ｌｂ内
の回路ブロックの空いた箇所に短絡配線層を形成してい
るが、余裕があれば自動配線領域Ｌａ内に形成してもよ
い。

第２図および第３図は本発明の第２の実施例を示し、特
に一方向に延びた電源バスライン内における電流容量の
増大を図った実施例である。

即ち、この実施例は３層配線構造のゲートアレイの構成
例であり、第１層配線はブロック配線領域Ｌｂと自動配
線領域Ｌａを構成し、第２層配線は自動配線領域Ｌａを
構成し、第３層配線で電源バスラインＶ３．Ｖ４を構成
している。この例では電源バスラインＶ、、Ｖ４を夫々
Ｘ方向に延設している。そして、前記第１層配線の一部
を利用してブロック配線領域Ｌｂのブロック回路Ｂを構
成しない箇所、つまり空いた箇所に短絡配線層Ａを形成
し、第２配線層に設けた中継パターンＳ２を介して第１
と第３の各層配線を相互に接続し得るようにしている。

特に短絡配線層Ａは電源バスラインと平行にＸ方向に設
けてあり、同じバスラインと複数の中継パターン位置に
おいて相互接続している。

この実施例では、電源バスラインＶｓ、Ｖａは短絡配線
層Ａと並列接続された状態となり、これによりバスライ
ンの実質的な配線幅を増大して電流容量を増大できる。

特に、ゲートアレイでは、一般に自動配置を用いている
ために回路ブロックがチップ中心部に集まる傾向があり
、逆に電源バスラインの電流量は左右近くが大きくなる
ため、第３図のように左右辺に短絡配線層Ａを配置する
ことにより大きな効果が期待できる。

〔発明の一効果〕

以上説明したように本発明は、マスタースライス型半導
体装置に設けたブロック配線領域および自動配線領域の
空いた箇所、或いはこれらと干渉しない配線層内に短絡
配線層を形成し、この短絡配線層により電源バスライン
の２点以上を短絡させた構成としているので、短絡配線
層によってチップ面積や電源バスラインの配線幅を増大
させることな（実質的な電流容量を増大することができ
、回路ブロックが偏って配置された場合や、大電流を消
費する特殊な回路ブロックを配置した場合でも、一部の
バスラインへの電源電流の集中を抑制し、集積回路の歩
留や信頼性の向上を達成することができる効果がある。

【図面の簡単な説明】

第１図は本発明の半導体装置（ゲートアレイ）の一部の
平面図、第２図は第２実施例の全体平面図、第３図は第
２図の実施例の一部の拡大平面図、第４図は一般的な半
導体装置の全体平面図である。 Ａ、Ａ＋−Ａｘ・・・短絡配線層、Ｂ、Ｂｔ〜Ｂ、・・
・回路ブロック、Ｃ・・・セル、Ｌａ・・・自動配線領
域、Ｌｂ・・・ブロック配線領域、Ｓ＋　、Ｓｓ・・・
中継パターン、Ｖ　１　＝　Ｖ　ａ　＊　　Ｖ　ｒ　＋
　〜Ｖ　ｒ　ａ　、　　Ｖ　ｚ　、〜Ｖ　ｚｌ　・・・
電源バスライン。

Claims (1)

1. 【特許請求の範囲】 １、複数素子からなるセルをアレイ状に配列し、所望の
   回路機能の回路ブロックを構成し得るブロック配線領域
   と、複数のブロック配線領域間に配置されて各回路ブロ
   ックを相互に接続する自動配線領域と、前記ブロック配
   線領域および自動配線領域上に延設し、前記回路ブロッ
   クに接続してこれに電力を供給する電源バスラインとを
   備えるゲートアレイ等のマスタースライス型半導体装置
   において、前記ブロック配線領域および自動配線領域の
   空いた箇所、或いはこれらと干渉しない配線層内に短絡
   配線層を形成し、この短絡配線層により電源バスライン
   の２点以上を短絡させたことを特徴とするマスタースラ
   イス型半導体装置。 ２、短絡配線層が平行して配設される同電位の電源バス
   ライン同士を接続してなる特許請求の範囲第１項記載の
   マスタースライス型半導体装置。 ３、短絡配線層が一方向に延びている一つの電源バスラ
   インの異なる位置で夫々接続してなる特許請求の範囲第
   １項記載のマスタースライス型半導体装置。