JPH0316790B2 - - Google Patents
Info
- Publication number
- JPH0316790B2 JPH0316790B2 JP58038483A JP3848383A JPH0316790B2 JP H0316790 B2 JPH0316790 B2 JP H0316790B2 JP 58038483 A JP58038483 A JP 58038483A JP 3848383 A JP3848383 A JP 3848383A JP H0316790 B2 JPH0316790 B2 JP H0316790B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- basic
- well
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000002184 metal Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 230000010354 integration Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000003491 array Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マスタースライス方式の半導体集積
回路に係り、特にCMOS構造の基本セル配列を
用いてゲートアレイを構成する半導体集積回路に
関する。
回路に係り、特にCMOS構造の基本セル配列を
用いてゲートアレイを構成する半導体集積回路に
関する。
近年の半導体集積回路（LSI）技術の進歩は目
覚しく、メモリやマイコンに代表される論理用
LSIは急激な大規模化をとげている。この結果、
各種電子機器システムのLSI化が進められ、電子
機器システムの高性能化，化価格化，軽量小型
化，高信頼性化をもたらしている。各種機器シス
テムのLSI化の要求は高まる一方であり、この要
求に応えるためにはメモリやマイコン等の汎用品
の大規模化だけでなく、各種機器システムに特有
の機能をもつ電子回路部のLSI化も同時に重要に
なつてきている。このような機器システムに特有
の電子回路部は当然のことながら汎用のLSIでは
実現が困難なもので、実現できたものとしても
LSIの利点を発揮しにくい。このため、機器シス
テム産業を発展させるためにシステムに専用な部
分のLSI化の要求は強く、これに応えるのも半導
体企業の重要な役割であつた。
覚しく、メモリやマイコンに代表される論理用
LSIは急激な大規模化をとげている。この結果、
各種電子機器システムのLSI化が進められ、電子
機器システムの高性能化，化価格化，軽量小型
化，高信頼性化をもたらしている。各種機器シス
テムのLSI化の要求は高まる一方であり、この要
求に応えるためにはメモリやマイコン等の汎用品
の大規模化だけでなく、各種機器システムに特有
の機能をもつ電子回路部のLSI化も同時に重要に
なつてきている。このような機器システムに特有
の電子回路部は当然のことながら汎用のLSIでは
実現が困難なもので、実現できたものとしても
LSIの利点を発揮しにくい。このため、機器シス
テム産業を発展させるためにシステムに専用な部
分のLSI化の要求は強く、これに応えるのも半導
体企業の重要な役割であつた。
しかし周知のように、半導体素子特にLSIは量
産化によつて低価格化を実現できるものである。
各種機器システムに特有の部分のLSI化は当然の
ことながら少量多品種製品を作ることになり、
LSI開発に必要な膨大な開発費を少量のLSIで負
担する結果、専用LSIの高価格化を招いていた。
産化によつて低価格化を実現できるものである。
各種機器システムに特有の部分のLSI化は当然の
ことながら少量多品種製品を作ることになり、
LSI開発に必要な膨大な開発費を少量のLSIで負
担する結果、専用LSIの高価格化を招いていた。
このような状況で生まれたのがいわゆるマスタ
ースライス方式によるゲートアレイである。ゲー
トアレイの製造工程はマスター工程とパーソナラ
イズ工程の２つに分かれる。
ースライス方式によるゲートアレイである。ゲー
トアレイの製造工程はマスター工程とパーソナラ
イズ工程の２つに分かれる。
第１図はマスター工程を終えた半導体チツプ
（マスターチツプ）の表面を示す概略図である。
チツプ中央部には複数のセル列１（１1，１2，
…，１ｎ）が配列形成されていて、これが論理回
路を構成する主要素である。各セル列１はそれぞ
れ複数の基本セルの配列からなる。各セル列１間
には、後のパーソナライズ工程で回路を特化する
ための配線を施す配線領域２が設けられている。
またチツプ周辺には外部からの入力信号を受け入
れるための入力回路と外部へ出力信号を出すため
の出力回路を構成するＩ／Ｏセル３がセル列１を
取り囲むように配列形成され、更にその外側にボ
ンデイング・パツド４が配列形成されている。
（マスターチツプ）の表面を示す概略図である。
チツプ中央部には複数のセル列１（１1，１2，
…，１ｎ）が配列形成されていて、これが論理回
路を構成する主要素である。各セル列１はそれぞ
れ複数の基本セルの配列からなる。各セル列１間
には、後のパーソナライズ工程で回路を特化する
ための配線を施す配線領域２が設けられている。
またチツプ周辺には外部からの入力信号を受け入
れるための入力回路と外部へ出力信号を出すため
の出力回路を構成するＩ／Ｏセル３がセル列１を
取り囲むように配列形成され、更にその外側にボ
ンデイング・パツド４が配列形成されている。
セル列１を構成する基本セルはまた複数の素子
からなるものであり、その構成法にはいくつかの
方法がある。CMOS構造を用いた基本セルのパ
ターン例を第２図に示し、その等価回路を第３図
に示す。この基本セルは、ｎ型Si 基板に形成し
たｐウエル１１内にn+層１２1〜１２3とポリSi
ゲート電極１３1，１３2からなる２個のｎチヤン
ネルMOS FET−Qn1，Qn2を形成し、ｐウエル
１１に隣接してp+層１４1〜１４3とポリSi ゲー
ト電極１５1，１５2からなる２個のｐチヤンネル
MOS FET−Qp1，Qp2を形成して構成されてい
る。図から明らかなように、基本セルはこのまま
では具体的な論理機能を果すものではなく、論理
機能を実現する母体となるものである。
からなるものであり、その構成法にはいくつかの
方法がある。CMOS構造を用いた基本セルのパ
ターン例を第２図に示し、その等価回路を第３図
に示す。この基本セルは、ｎ型Si 基板に形成し
たｐウエル１１内にn+層１２1〜１２3とポリSi
ゲート電極１３1，１３2からなる２個のｎチヤン
ネルMOS FET−Qn1，Qn2を形成し、ｐウエル
１１に隣接してp+層１４1〜１４3とポリSi ゲー
ト電極１５1，１５2からなる２個のｐチヤンネル
MOS FET−Qp1，Qp2を形成して構成されてい
る。図から明らかなように、基本セルはこのまま
では具体的な論理機能を果すものではなく、論理
機能を実現する母体となるものである。
以上のマスター工程を終えた半導体ウエハを用
いて、この上に金属配線を施してLSI回路を特化
する工程がパーソナライズ工程である。ゲートア
レイでは、顧客の注文を受けてからの製作期間が
このパーソナライズ工程だけであることが、LSI
開発期間の短縮につながるわけである。この場
合、もう一つ重要なことは、設計期間が短かいこ
とである。このためには次のような方法が採られ
ている。前述した基本セルを用いて論理回路を構
成するために必要な各種のゲート（例えばNOR，
NAND，Ｆ／Ｆなど基本的な回路50〜150種）が
設計され、そのデータはコンピユータにライブラ
リとして登録されている。ゲートアレイの場合、
この用意されたゲートをマクロセルと称する。顧
客の要求が決まると、マクロセルを用いて全体回
路を設計し、それらをCADシステムを用いて自
動的に配置し、マクロセル間の配線を施す。この
配線のために第１図に示す配線領域２が設けられ
ている。現在の一般的なゲートアレイでは二層の
金属配線が用いられている。このような方法で顧
客の要求する機能を設計するため、設計期間の短
縮が図られることになる。
いて、この上に金属配線を施してLSI回路を特化
する工程がパーソナライズ工程である。ゲートア
レイでは、顧客の注文を受けてからの製作期間が
このパーソナライズ工程だけであることが、LSI
開発期間の短縮につながるわけである。この場
合、もう一つ重要なことは、設計期間が短かいこ
とである。このためには次のような方法が採られ
ている。前述した基本セルを用いて論理回路を構
成するために必要な各種のゲート（例えばNOR，
NAND，Ｆ／Ｆなど基本的な回路50〜150種）が
設計され、そのデータはコンピユータにライブラ
リとして登録されている。ゲートアレイの場合、
この用意されたゲートをマクロセルと称する。顧
客の要求が決まると、マクロセルを用いて全体回
路を設計し、それらをCADシステムを用いて自
動的に配置し、マクロセル間の配線を施す。この
配線のために第１図に示す配線領域２が設けられ
ている。現在の一般的なゲートアレイでは二層の
金属配線が用いられている。このような方法で顧
客の要求する機能を設計するため、設計期間の短
縮が図られることになる。
基本セルを用いてマクロセルを構成するために
は通常、複数個の基本セルが用いられるこの場
合、第１図のセル列１の縦方向に並んだ複数の基
本セルを用いるのが普通である。簡単な例とし
て、第２図および第３図に示したCMOS構造の
基本セル１個を用いて２入力NORゲートを設計
した例を第４図および第５図に示す。１６1〜１
６4は第１層金属配線であつて、１６1，１６2が
それぞれ電源線であるVDD（通常正電源）線，VSS
（通常接地）線であり、１６3，１６4はセル内配
線である。１７1および１７2はそれぞれ信号入力
端子となる第２層金属配線である。二層の金属配
線を用いるのは、セル列１の外側の配線領域２に
は多数の第１層金属配線を設けておき、セル間接
続のさめに各セルの端子と配線領域２にある第１
層金属配線との間の接続を第２層金属配線で行う
ためである。なお第４図で黒丸はコンタクト位置
を示している。以下の図面でも同じである。
は通常、複数個の基本セルが用いられるこの場
合、第１図のセル列１の縦方向に並んだ複数の基
本セルを用いるのが普通である。簡単な例とし
て、第２図および第３図に示したCMOS構造の
基本セル１個を用いて２入力NORゲートを設計
した例を第４図および第５図に示す。１６1〜１
６4は第１層金属配線であつて、１６1，１６2が
それぞれ電源線であるVDD（通常正電源）線，VSS
（通常接地）線であり、１６3，１６4はセル内配
線である。１７1および１７2はそれぞれ信号入力
端子となる第２層金属配線である。二層の金属配
線を用いるのは、セル列１の外側の配線領域２に
は多数の第１層金属配線を設けておき、セル間接
続のさめに各セルの端子と配線領域２にある第１
層金属配線との間の接続を第２層金属配線で行う
ためである。なお第４図で黒丸はコンタクト位置
を示している。以下の図面でも同じである。
以上のようにゲートアレイは、マスター工程で
は半製品ではあるがいわば汎用品としてのマスタ
ーチツプを大量に作ることができ、パーソナライ
ズ工程ではCADシステムを利用して顧客の要求
に合致した論理回路を短かい設計期間で実現する
ことができる。このため、各種電子機器システム
の専用LSIを短かい納期でしかも安価に供給でき
るものとして注目されている。
は半製品ではあるがいわば汎用品としてのマスタ
ーチツプを大量に作ることができ、パーソナライ
ズ工程ではCADシステムを利用して顧客の要求
に合致した論理回路を短かい設計期間で実現する
ことができる。このため、各種電子機器システム
の専用LSIを短かい納期でしかも安価に供給でき
るものとして注目されている。
しかしながら、機器システムのLSI化の傾向が
一層強まるにつれて、ゲートアレイの更なる大規
模化，高性能化，低価格化が要求されていてい
る。前述のようなCMOS構造の基本セルを用い
たゲートアレイが主流になりつつあるが、この場
合上記の要求に応えるために解決すべき大きな問
題として、第１に素子の微細化に伴うラツチアツ
プ現象があり、第２に高集積化のための配線技術
がある。
一層強まるにつれて、ゲートアレイの更なる大規
模化，高性能化，低価格化が要求されていてい
る。前述のようなCMOS構造の基本セルを用い
たゲートアレイが主流になりつつあるが、この場
合上記の要求に応えるために解決すべき大きな問
題として、第１に素子の微細化に伴うラツチアツ
プ現象があり、第２に高集積化のための配線技術
がある。
ラツチアツプ現象は周知のように、CMOSに
おける寄生トランジスタ効果である。この現象を
簡単に説明する。第６図に示すように、ｎ型Si
基板２１にｐウエル２２を形成し、このＰウエル
２２内にｎチヤンネルMOS FETを、これに隣
接するｎ型Si 基板にｐチヤンネルMOS FETを
それぞれ形成してCMOSが得られる。図ではソ
ースとなるn+層２３，p+層２５のみ示してある。
このとき各素子領域にはp+層２４，n+層２６を
設けてそれぞれ電源VSS，VDDに接続する。この
ようなCMOSにおいて、図示のようにpnpトラン
ジスタTpとnpnトランジスタTnとが寄生する。
Rp，Rnはそれぞれｐウエル２２およびｎ型基板
２１内の横方向抵抗を示している。この寄生トラ
ンジスタ回路を等価回路で示すと第７図にように
なる。いま、第７図のノードＡ，即ちｐウエル２
２に雑音電流が注入され、トランジスタTnがオ
ンしたとすると、そのコレクタ電流によつて抵抗
Rnに電圧降下が発生し、これぱトランジスタTp
をオンにする方向に働く。これによりトランジス
タTpがオンしてコレクタ電流が流れると、抵抗
Rpに電圧降下が発生し、これはトランジスタTn
をオンにする方向に働く。こうして正帰還がかか
る結果、この帰還利得が１以上であると、トラン
ジスタTp，Tn共にオンして電源VDD，VSSの間に
大電流が流れ、雑音電流がなくなつた後にもこの
大電流が維持されるため、CMOSが破壊に至る。
このようなラツチアツプ現象を生ずる外部雑音電
流としては、例えばｐウエル２２内のｎチヤネル
MOS FETのドレイン近傍からｐウエル２２に
流れ込む正孔電流がある。これは、素子の微細化
が進み、ドレイン近傍の電界が強くなる程問題と
なる。
おける寄生トランジスタ効果である。この現象を
簡単に説明する。第６図に示すように、ｎ型Si
基板２１にｐウエル２２を形成し、このＰウエル
２２内にｎチヤンネルMOS FETを、これに隣
接するｎ型Si 基板にｐチヤンネルMOS FETを
それぞれ形成してCMOSが得られる。図ではソ
ースとなるn+層２３，p+層２５のみ示してある。
このとき各素子領域にはp+層２４，n+層２６を
設けてそれぞれ電源VSS，VDDに接続する。この
ようなCMOSにおいて、図示のようにpnpトラン
ジスタTpとnpnトランジスタTnとが寄生する。
Rp，Rnはそれぞれｐウエル２２およびｎ型基板
２１内の横方向抵抗を示している。この寄生トラ
ンジスタ回路を等価回路で示すと第７図にように
なる。いま、第７図のノードＡ，即ちｐウエル２
２に雑音電流が注入され、トランジスタTnがオ
ンしたとすると、そのコレクタ電流によつて抵抗
Rnに電圧降下が発生し、これぱトランジスタTp
をオンにする方向に働く。これによりトランジス
タTpがオンしてコレクタ電流が流れると、抵抗
Rpに電圧降下が発生し、これはトランジスタTn
をオンにする方向に働く。こうして正帰還がかか
る結果、この帰還利得が１以上であると、トラン
ジスタTp，Tn共にオンして電源VDD，VSSの間に
大電流が流れ、雑音電流がなくなつた後にもこの
大電流が維持されるため、CMOSが破壊に至る。
このようなラツチアツプ現象を生ずる外部雑音電
流としては、例えばｐウエル２２内のｎチヤネル
MOS FETのドレイン近傍からｐウエル２２に
流れ込む正孔電流がある。これは、素子の微細化
が進み、ドレイン近傍の電界が強くなる程問題と
なる。
第２の問題点である配線技術上の問題は、第１
図で説明したように、セル列１の間にセル列１と
同程度の占有面積で配線領域２を設けているため
に素子のより一層の高集積化が妨げられるという
ことにある。
図で説明したように、セル列１の間にセル列１と
同程度の占有面積で配線領域２を設けているため
に素子のより一層の高集積化が妨げられるという
ことにある。
本発明は上記した問題を解決し、より一層の大
規模集積化と高性能化を図つた、CMOS構造を
もつマスタースライス方式の半導体集積回路を提
供することを目的とする。
規模集積化と高性能化を図つた、CMOS構造を
もつマスタースライス方式の半導体集積回路を提
供することを目的とする。
本発明においてはまず、ラツチアツプ現象防止
のために、CMOS構造の基本セルに電源線（接
地線を含む）を配設するに当つて、これを基本セ
ルのｎチヤンネル素子領域とｐチヤンネル素子領
域の境界近傍で各領域の基板層にコンタクトする
ように、基本セルの中央部を横切つてセル列方向
に配設する。また本発明においては、大規模集積
化のために、隣接するセル列間で基本セルが対称
パタンとなるようにし、かつセル列間に配線領域
を残さず複数のセル列を密に配列する。そして配
線は電源線を含めて三層以上の多層構造としてセ
ル列上に配設する。
のために、CMOS構造の基本セルに電源線（接
地線を含む）を配設するに当つて、これを基本セ
ルのｎチヤンネル素子領域とｐチヤンネル素子領
域の境界近傍で各領域の基板層にコンタクトする
ように、基本セルの中央部を横切つてセル列方向
に配設する。また本発明においては、大規模集積
化のために、隣接するセル列間で基本セルが対称
パタンとなるようにし、かつセル列間に配線領域
を残さず複数のセル列を密に配列する。そして配
線は電源線を含めて三層以上の多層構造としてセ
ル列上に配設する。
本発明によれば、寄生トランジスタがオンした
ときのコレクタ電流が各素子領域内を横方向に長
いパスをもつて流れることなく、電源線に流出す
るため、正帰還量が小さくなり、従つて微細化し
たCMOS構造であつてもラツチアツプ現象が効
果的に防止される。また隣接する基本セルを背中
合せとして、従来のような配線領域をなくし三層
以上の多層配線構造とすることで従来に比べて大
幅な高集積化が図られる。この場合、背中合せに
した基本セルの間でｐウエル又はｎウエルを共用
することも高集積化に寄与することになる。また
基本セルを背中合せの配置することで、セル列の
２本の電源線のうち一方のみをセル列方向に連続
的に配設し、隣接するセル列の電源線からセル列
と直交する方向に導出した枝配線をもう一方の電
源線として利用することができ、これも高集積化
に寄与する。
ときのコレクタ電流が各素子領域内を横方向に長
いパスをもつて流れることなく、電源線に流出す
るため、正帰還量が小さくなり、従つて微細化し
たCMOS構造であつてもラツチアツプ現象が効
果的に防止される。また隣接する基本セルを背中
合せとして、従来のような配線領域をなくし三層
以上の多層配線構造とすることで従来に比べて大
幅な高集積化が図られる。この場合、背中合せに
した基本セルの間でｐウエル又はｎウエルを共用
することも高集積化に寄与することになる。また
基本セルを背中合せの配置することで、セル列の
２本の電源線のうち一方のみをセル列方向に連続
的に配設し、隣接するセル列の電源線からセル列
と直交する方向に導出した枝配線をもう一方の電
源線として利用することができ、これも高集積化
に寄与する。
従つて本発明によれば、従来に比べて高性能
化，高集積化を図つたゲートアレイを実現するこ
とができる。
化，高集積化を図つたゲートアレイを実現するこ
とができる。
以下本発明の実施例を説明する。
第８図は一実施例の基本セルにおけるCMOS
構造を示している。ｎ型Si 基板３１にｐウエル
３２を形成し、ｐウエル３２内にｎチヤネル
MOS FETを、これに隣接してｎ型Si基板３１内
にｐチヤンネルMOS FETをそれぞれ形成する
ことは従来と変らない。図ではそれぞれのソース
となるn+層３３とp+層３５のみを示してある。
従来の第６図と異なるのは、ｐウエル３２および
ｎ型Si 基板３１をそれぞれ電源線VSSおよびVDD
に接続するためのp+層３４およびn+層３６を、
図示のように各素子領域の境界近傍に設けている
ことである。
構造を示している。ｎ型Si 基板３１にｐウエル
３２を形成し、ｐウエル３２内にｎチヤネル
MOS FETを、これに隣接してｎ型Si基板３１内
にｐチヤンネルMOS FETをそれぞれ形成する
ことは従来と変らない。図ではそれぞれのソース
となるn+層３３とp+層３５のみを示してある。
従来の第６図と異なるのは、ｐウエル３２および
ｎ型Si 基板３１をそれぞれ電源線VSSおよびVDD
に接続するためのp+層３４およびn+層３６を、
図示のように各素子領域の境界近傍に設けている
ことである。
このCMOS構造により、ラツチアツプ現象が
効果的に防止される理由は次のとおりである。図
示のよに寄生トランジスタTn，Tpが発生し、そ
れぞれベースに横方向抵抗Rp，Rnが入ることは
従来と同じである。いま、トランジスタTnが外
部雑音電流によりオンした場合、そのコレクタ電
流はｎ型Si 基板３１内を流れるが、この電流は
ｐウエル３２に隣接して設けられたn+層３６か
ら効果的に供給される。従つて第６図の場合に比
べ、横方向抵抗Rnによる電圧降下が小さく、ト
ランジスタTpへの順バイアスは小さい。同様に、
トランジスタTpがオンした場合、そのコレクタ
電流はｐウエル３２内を流れるが、ｐチヤンネル
素子領域に近いp+層３４に吸収される結果、横
方向抵抗Rpでの電圧降下は小さく、トランジス
タTnへの順バイアスは小さい。以上の理由で寄
生トランジスタ回路の正帰還利得が小さいため、
ラツチアツプ現象は生じにくくなる。
効果的に防止される理由は次のとおりである。図
示のよに寄生トランジスタTn，Tpが発生し、そ
れぞれベースに横方向抵抗Rp，Rnが入ることは
従来と同じである。いま、トランジスタTnが外
部雑音電流によりオンした場合、そのコレクタ電
流はｎ型Si 基板３１内を流れるが、この電流は
ｐウエル３２に隣接して設けられたn+層３６か
ら効果的に供給される。従つて第６図の場合に比
べ、横方向抵抗Rnによる電圧降下が小さく、ト
ランジスタTpへの順バイアスは小さい。同様に、
トランジスタTpがオンした場合、そのコレクタ
電流はｐウエル３２内を流れるが、ｐチヤンネル
素子領域に近いp+層３４に吸収される結果、横
方向抵抗Rpでの電圧降下は小さく、トランジス
タTnへの順バイアスは小さい。以上の理由で寄
生トランジスタ回路の正帰還利得が小さいため、
ラツチアツプ現象は生じにくくなる。
次に基本セル配列と配線構造について説明す
る。第９図は従来構造の基本セルのセル列４１，
４１1，４１2，…をその間の配線領域を詰めて配
列した様子を示している。即ち各セル列４１の基
本セルは例えば第２図に示す如きCMOS構造で
あり、図中のｎ−ch，ｐ−chはそれぞれｎチヤ
ネル素子領域，ｐチヤネル素子領域を表示してい
る。以下の図でも同様である。VSS電源線４２
（４２1，４２2，…およびVDD電源線４３，４３1，
４３2，…は基本セルの両端側で各基板層にコン
タクトさせてセル列方向に配設している。このよ
うにセル列の間を詰めるだけでも高集積化に一定
の効果が期待できる。この考え方を本実施例のセ
ル構造を用いた場合に適用すると第１０図のよう
になる。セル列５１，５１1，５１2，…に対して
VSS電源線５２，５２1，５２2，…およびVDD電源
線５３，５３1，５３2，…はそれぞれ基本セルの
ｎチヤネル素子領域とｐチヤネル素子領域の境界
（破線で示す）近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
る。第９図は従来構造の基本セルのセル列４１，
４１1，４１2，…をその間の配線領域を詰めて配
列した様子を示している。即ち各セル列４１の基
本セルは例えば第２図に示す如きCMOS構造で
あり、図中のｎ−ch，ｐ−chはそれぞれｎチヤ
ネル素子領域，ｐチヤネル素子領域を表示してい
る。以下の図でも同様である。VSS電源線４２
（４２1，４２2，…およびVDD電源線４３，４３1，
４３2，…は基本セルの両端側で各基板層にコン
タクトさせてセル列方向に配設している。このよ
うにセル列の間を詰めるだけでも高集積化に一定
の効果が期待できる。この考え方を本実施例のセ
ル構造を用いた場合に適用すると第１０図のよう
になる。セル列５１，５１1，５１2，…に対して
VSS電源線５２，５２1，５２2，…およびVDD電源
線５３，５３1，５３2，…はそれぞれ基本セルの
ｎチヤネル素子領域とｐチヤネル素子領域の境界
（破線で示す）近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
しかしこれだけでは、未だ高集積化は十分では
ない。そこで本実施例では、第１１図に示すよう
に、セル列６１，６１1，６１2，…を隣接するも
のが背中合せに対称的配置として密に配列する。
VSS電源線６２，６２1，６２2，…およびVDD電源
線６３，６３1，６３2，…は第１０図と同様、基
本セルの中央部を横切るように配設する。
ない。そこで本実施例では、第１１図に示すよう
に、セル列６１，６１1，６１2，…を隣接するも
のが背中合せに対称的配置として密に配列する。
VSS電源線６２，６２1，６２2，…およびVDD電源
線６３，６３1，６３2，…は第１０図と同様、基
本セルの中央部を横切るように配設する。
基本セルとして第２図および第３図に示した構
造を用いた場合のより具体的な実施例について、
第１１図のセル列６１2と６１3の隣接する２つの
基本セル部分の構造を第１２図に示す。隣接する
基本セルは１つのｐウエル６４を共有し、このｐ
ウエル６４内に４個のｎチヤネルMOS FETを
形成し、その両側にそれぞれ２個ずつｐチヤネル
MOS FETを形成して、第３図に示す回路が２
個背中合わせに並設されている。また第１２図で
は、右側の基本セルで第４図，第５図により説明
した２入力NORゲートに相当するマクロセルを
構成した例の配線を示している。例えば、電源線
６２，６３およびセル内のゲート電極を接続する
配線６５を第１層金属配線とし、出力端となる配
線６６と入力端となる配線６７1，６７2を第２層
金属配線とする。そして、このようなマクロセル
間の配線を、第３層以上の金属配線で行なう。こ
れにより、セル列上をそのまま配線領域として所
望の論理機能を実現することができる。
造を用いた場合のより具体的な実施例について、
第１１図のセル列６１2と６１3の隣接する２つの
基本セル部分の構造を第１２図に示す。隣接する
基本セルは１つのｐウエル６４を共有し、このｐ
ウエル６４内に４個のｎチヤネルMOS FETを
形成し、その両側にそれぞれ２個ずつｐチヤネル
MOS FETを形成して、第３図に示す回路が２
個背中合わせに並設されている。また第１２図で
は、右側の基本セルで第４図，第５図により説明
した２入力NORゲートに相当するマクロセルを
構成した例の配線を示している。例えば、電源線
６２，６３およびセル内のゲート電極を接続する
配線６５を第１層金属配線とし、出力端となる配
線６６と入力端となる配線６７1，６７2を第２層
金属配線とする。そして、このようなマクロセル
間の配線を、第３層以上の金属配線で行なう。こ
れにより、セル列上をそのまま配線領域として所
望の論理機能を実現することができる。
以上説明したようにこの実施例によれば、
CMOS構造の基本セルでの電源線コンタクト位
置を改良することで、素子を微細化したときにも
ラツチアツプ現象を効果的に防止することがで
き、また基本セルの配列を改良し三層以上の金属
配線層を施すことにより、ゲートアレイの高性能
化，高集積化を図ることができる。
CMOS構造の基本セルでの電源線コンタクト位
置を改良することで、素子を微細化したときにも
ラツチアツプ現象を効果的に防止することがで
き、また基本セルの配列を改良し三層以上の金属
配線層を施すことにより、ゲートアレイの高性能
化，高集積化を図ることができる。
なお、第１１図に示す電源線６２，６３の配設
パターンは更に改良することができる。例えば第
１３図に示すように、セル列方向に走る電源線は
各セル列に一本とする。即ち、セル列６１1，６
１3，…にはVDD側電源線６３1，６３3，…を、こ
れらと左右対称パターンのセル列６１2，６１4，
…にはVSS側電源線６２2，６２4，…をそれぞれ
セル列方向に走らせ、これらの電源線から横方向
に導出させた枝配線によりそれぞれ隣接するセル
列の必要な基本セルに電源を供給する。第１４図
は更に第１３図の変形例であり、横方向に導出す
る枝配線をセル列の上下に隣接する基本セルの境
界上をはわせ、一つの枝配線から上下の基本セル
に同時に電源を供給するようにしたものである。
これを更に発展させれば、第１５図に示すように
横方向に導出する枝配線を半分に減らすことも可
能である。
パターンは更に改良することができる。例えば第
１３図に示すように、セル列方向に走る電源線は
各セル列に一本とする。即ち、セル列６１1，６
１3，…にはVDD側電源線６３1，６３3，…を、こ
れらと左右対称パターンのセル列６１2，６１4，
…にはVSS側電源線６２2，６２4，…をそれぞれ
セル列方向に走らせ、これらの電源線から横方向
に導出させた枝配線によりそれぞれ隣接するセル
列の必要な基本セルに電源を供給する。第１４図
は更に第１３図の変形例であり、横方向に導出す
る枝配線をセル列の上下に隣接する基本セルの境
界上をはわせ、一つの枝配線から上下の基本セル
に同時に電源を供給するようにしたものである。
これを更に発展させれば、第１５図に示すように
横方向に導出する枝配線を半分に減らすことも可
能である。
また以上の説明では、ｐウエル方式のCMOS
専ら例示したが、本発明はｎウエル方式やツイン
タブ方式のCMOSを用いた場合にも同様に適用
することができる。
専ら例示したが、本発明はｎウエル方式やツイン
タブ方式のCMOSを用いた場合にも同様に適用
することができる。
第１図は従来のゲートアレイにおけるマスター
チツプの概略パターンを示す図、第２図は
CMOSを用いた基本セルの構成例を示す図、第
３図はその基本セルの等価回路図、第４図は同じ
くその基本セルを用いて２入力NORゲートを構
成したマクロセルの配線を示す図、第５図はその
マクロセルの等価回路図、第６図は従来の基本セ
ルでのCMOS構造を示す図、第７図はその
CMOS構造のラツチアツプ現象を説明するため
の寄生トランジスタ回路を示す図、第８図は本発
明の一実施例の基本セルにおけるCMOS構造を
示す図、第９図は従来の基本セル構造でセル列間
を詰めたセル列の配置を示す図、第１０図は本発
明の実施例に用いる基本セル構造でセル列間を詰
めたセル列の配置を示す図、第１１図は本発明の
一実施例におけるセル列の配置を示す図、第１２
図はその隣接するセル列間の二つの基本セル部分
の具体的なパターン例を示す図、第１３図〜第１
５図は第１１図の電源配線を変形した実施例を示
す図である。 ３１……ｎ型Si 基板、３２……ｐウエル、３
３……n+層（ソース）、３４……p+層（電源線コ
ンタクト領域）、３５……p+層（ソース）、３６
……n+層（電源線コンタクト領域）、６１，６１
１，６１2，………セル列、６２，６２1，６２2，
…，……電源線（VSS）、６３，６３1，６３2，
…，……電源線（VDD）、６４……ｐウエル、６
５……第１層金属配線、６６……第２層金属配
線、６７1，６７2……第３層金属配線。
チツプの概略パターンを示す図、第２図は
CMOSを用いた基本セルの構成例を示す図、第
３図はその基本セルの等価回路図、第４図は同じ
くその基本セルを用いて２入力NORゲートを構
成したマクロセルの配線を示す図、第５図はその
マクロセルの等価回路図、第６図は従来の基本セ
ルでのCMOS構造を示す図、第７図はその
CMOS構造のラツチアツプ現象を説明するため
の寄生トランジスタ回路を示す図、第８図は本発
明の一実施例の基本セルにおけるCMOS構造を
示す図、第９図は従来の基本セル構造でセル列間
を詰めたセル列の配置を示す図、第１０図は本発
明の実施例に用いる基本セル構造でセル列間を詰
めたセル列の配置を示す図、第１１図は本発明の
一実施例におけるセル列の配置を示す図、第１２
図はその隣接するセル列間の二つの基本セル部分
の具体的なパターン例を示す図、第１３図〜第１
５図は第１１図の電源配線を変形した実施例を示
す図である。 ３１……ｎ型Si 基板、３２……ｐウエル、３
３……n+層（ソース）、３４……p+層（電源線コ
ンタクト領域）、３５……p+層（ソース）、３６
……n+層（電源線コンタクト領域）、６１，６１
１，６１2，………セル列、６２，６２1，６２2，
…，……電源線（VSS）、６３，６３1，６３2，
…，……電源線（VDD）、６４……ｐウエル、６
５……第１層金属配線、６６……第２層金属配
線、６７1，６７2……第３層金属配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板にCMOS構造の複数の基本セル
からなるセル列を複数個配列形成してマスターチ
ツプとし、必要な配線を施して所望の機能回路を
構成する半導体集積回路にいおいて、 前記複数個のセル列は、隣接するセル列間では
基本セルがｐウエルまたはｎウエルを共有して対
称的パターンとして密に配列され、かつ電源線
が、前記基本セルのｎチヤンネル素子領域とｐチ
ヤンネル素子領域の境界近傍で各領域の基板層に
コンタクトするように前記基本セルの中央部を横
切つて前記セル列方向に配設されている、 ことを特徴とする半導体集積回路。 ２ 配線は、前記電源線を含めて三層以上の多層
構造とした特許請求の範囲第１項記載の半導体集
積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038483A JPS59163836A (ja) | 1983-03-09 | 1983-03-09 | 半導体集積回路 |
| DE8484301523T DE3474485D1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
| EP19840301523 EP0119059B1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038483A JPS59163836A (ja) | 1983-03-09 | 1983-03-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163836A JPS59163836A (ja) | 1984-09-14 |
| JPH0316790B2 true JPH0316790B2 (ja) | 1991-03-06 |
Family
ID=12526500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58038483A Granted JPS59163836A (ja) | 1983-03-09 | 1983-03-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163836A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065546A (ja) * | 1983-09-20 | 1985-04-15 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS6184030A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | ゲ−トアレイマスタスライス集積回路装置 |
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| JPH0815209B2 (ja) * | 1985-01-25 | 1996-02-14 | 株式会社日立製作所 | 半導体集積回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS5422780A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Complementary misic |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-03-09 JP JP58038483A patent/JPS59163836A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS5422780A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Complementary misic |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163836A (ja) | 1984-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6765245B2 (en) | Gate array core cell for VLSI ASIC devices | |
| CA2126479C (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| US6091090A (en) | Power and signal routing technique for gate array design | |
| EP0133958A2 (en) | A masterslice semiconductor device | |
| JP2580301B2 (ja) | 半導体集積回路装置 | |
| JPS61265832A (ja) | 集積回路ゲ−トアレイ | |
| US7081778B2 (en) | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal | |
| US5378941A (en) | Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device | |
| JPH0480538B2 (ja) | ||
| JPS6361778B2 (ja) | ||
| JPH0434309B2 (ja) | ||
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JP3115787B2 (ja) | ポリセル集積回路 | |
| EP0119059B1 (en) | Semiconductor integrated circuit with gate-array arrangement | |
| JPH0316790B2 (ja) | ||
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| JPH073863B2 (ja) | 半導体集積回路 | |
| JPH0120539B2 (ja) | ||
| JPH0542823B2 (ja) | ||
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JPH0230163A (ja) | マスタスライス型半導体集積回路装置およびその製造方法 | |
| KR920005798B1 (ko) | 보더레스 마스터 슬라이스 반도체장치 | |
| JPH0563944B2 (ja) | ||
| JP2001035922A (ja) | 半導体集積回路 | |
| JPS60134435A (ja) | 半導体集積回路装置 |