JPS6065546A - ゲ−トアレイ型集積回路 - Google Patents
ゲ−トアレイ型集積回路Info
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- JPS6065546A JPS6065546A JP58173736A JP17373683A JPS6065546A JP S6065546 A JPS6065546 A JP S6065546A JP 58173736 A JP58173736 A JP 58173736A JP 17373683 A JP17373683 A JP 17373683A JP S6065546 A JPS6065546 A JP S6065546A
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- arrays
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- 238000003491 array Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XZKIHKMTEMTJQX-UHFFFAOYSA-N 4-Nitrophenyl Phosphate Chemical compound OP(O)(=O)OC1=CC=C([N+]([O-])=O)C=C1 XZKIHKMTEMTJQX-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体基板にトランジスタ形成のための拡散
などを済ませ、結果は未了、搭載回路決定待ちとしたゲ
ートアレイ型集積回路に関する。
などを済ませ、結果は未了、搭載回路決定待ちとしたゲ
ートアレイ型集積回路に関する。
従来技術と問題点
ゲートアレイＬＳｉは半導体基板に、配線は未了の多数
の基本トランジスタ要素を設けた領域（ヘーシックセル
領域などと呼ぶ）と、その周囲の入出カバソファ領域を
設けてなるのが普通である。
の基本トランジスタ要素を設けた領域（ヘーシックセル
領域などと呼ぶ）と、その周囲の入出カバソファ領域を
設けてなるのが普通である。
ヘーシソクセル領域の基本トランジスタのサイズは、最
大駆動能力が要求される個所（例えば出力部）に合せた
均一サイズに設計されるのが普通であり、従ってそれよ
り小さな駆動能力で済む個所（例えばフリップフロップ
などはインバータ２個をクロス接続して構成されるが、
その一方のインバータは後段回路を駆動するので大きな
駆動能力が要求されるとしても、他方のインバータは該
一方のトランジスタにランチをかけるだけであるから小
駆動能力で充分である）では過剰な駆動能力をもつこと
になり、無駄が生しる。従って、各部で十分なだけの駆
動能力を持つように個々のトランジスタサイズを設計す
る場合に比し、かかるゲートアレイでは集積度が低下す
る。勿論、ゲートアレイの性質、つまりセミ・カスタム
・ロジ・ツク■Ｃという性質から最終的なロジックの形
態がユーザの要望に従って種々に変化するので、全ての
ケースに対応できるように個々のトランジスタサイズを
予め決めておくことば無理であり、また設計のし易さと
いう点からもトランジスタサイズを均一にするという発
想が出て来るが、このようにすると集積度が低下するだ
けでなく低ｇｍで良い部分の特性を悪化させる原因にも
なる。
大駆動能力が要求される個所（例えば出力部）に合せた
均一サイズに設計されるのが普通であり、従ってそれよ
り小さな駆動能力で済む個所（例えばフリップフロップ
などはインバータ２個をクロス接続して構成されるが、
その一方のインバータは後段回路を駆動するので大きな
駆動能力が要求されるとしても、他方のインバータは該
一方のトランジスタにランチをかけるだけであるから小
駆動能力で充分である）では過剰な駆動能力をもつこと
になり、無駄が生しる。従って、各部で十分なだけの駆
動能力を持つように個々のトランジスタサイズを設計す
る場合に比し、かかるゲートアレイでは集積度が低下す
る。勿論、ゲートアレイの性質、つまりセミ・カスタム
・ロジ・ツク■Ｃという性質から最終的なロジックの形
態がユーザの要望に従って種々に変化するので、全ての
ケースに対応できるように個々のトランジスタサイズを
予め決めておくことば無理であり、また設計のし易さと
いう点からもトランジスタサイズを均一にするという発
想が出て来るが、このようにすると集積度が低下するだ
けでなく低ｇｍで良い部分の特性を悪化させる原因にも
なる。
発明の目的
本発明は、サイズの異なるトランジスタのアレイを近接
配置する構成として、面積および特性の両面から効率の
よいゲートアレイを実現しようとするものである。
配置する構成として、面積および特性の両面から効率の
よいゲートアレイを実現しようとするものである。
発明の構成
本発明は、半導体チップにトランジスタアレイを形成し
ておき、その後の配線工程で所要とするロジック回路を
構成する半完成品のゲートアレイ型集積回路において、
大サイズのトランジスタアレイの隣りに近接して小サイ
ズのトランジスタアレイを形成し、かかる大小トランジ
スタアレイ対を相互間に配線領域を残して複数列形成し
てなることを特徴とするが、以下図示の実施例を参照し
ながらこれを詳細に説明する。
ておき、その後の配線工程で所要とするロジック回路を
構成する半完成品のゲートアレイ型集積回路において、
大サイズのトランジスタアレイの隣りに近接して小サイ
ズのトランジスタアレイを形成し、かかる大小トランジ
スタアレイ対を相互間に配線領域を残して複数列形成し
てなることを特徴とするが、以下図示の実施例を参照し
ながらこれを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示す概略平面図で、１０は
ゲートアレイチップ、２０はサイズの大きいトランジス
タのアレイ、３０はサイズの小さいトランジスタのアレ
イであり、各アレイは複数列、大小が対となるように隣
接して形成される。第２図は１つのアレイ対の詳細図で
、２１は大トランジスタ基本セル、３１は小トランジス
タ基本セルである。対のアレイ２０と３０の各間は配線
領域４０であり、またチップ１０の周辺部は入出カバソ
ファ形成領域５０となる。
ゲートアレイチップ、２０はサイズの大きいトランジス
タのアレイ、３０はサイズの小さいトランジスタのアレ
イであり、各アレイは複数列、大小が対となるように隣
接して形成される。第２図は１つのアレイ対の詳細図で
、２１は大トランジスタ基本セル、３１は小トランジス
タ基本セルである。対のアレイ２０と３０の各間は配線
領域４０であり、またチップ１０の周辺部は入出カバソ
ファ形成領域５０となる。
第３図は０ＭＯ３による基本セル２１．３１の具体例（
平面パターン）で、ＣＭＯ３基本セル２１．３１はＮチ
ャネルのトランジスタ（Ｐチャネル側でもよい）を同し
側に並べて幅方向ではＰＮＮＰという素子配列に形成さ
れる。これはウェルが必要である０ＭＯ３の性質上、例
えばＣＭＯ３基本セル２１をそのままにしてＣＭＯ３基
本セル３１のＰ、 Ｎを逆にする場合（左からＰＮＰＮ
となる）に比し面積が少なくて済むからである。勿論ア
レイ２０または３０においてＰチャネル又はＮチャネル
トランジスタを一側に集めずにばらばらに配置したので
はウェルの形成が甚だ厄介でかつ集積度を下げることに
なるから、これは−側に築めるのが得策である。
平面パターン）で、ＣＭＯ３基本セル２１．３１はＮチ
ャネルのトランジスタ（Ｐチャネル側でもよい）を同し
側に並べて幅方向ではＰＮＮＰという素子配列に形成さ
れる。これはウェルが必要である０ＭＯ３の性質上、例
えばＣＭＯ３基本セル２１をそのままにしてＣＭＯ３基
本セル３１のＰ、 Ｎを逆にする場合（左からＰＮＰＮ
となる）に比し面積が少なくて済むからである。勿論ア
レイ２０または３０においてＰチャネル又はＮチャネル
トランジスタを一側に集めずにばらばらに配置したので
はウェルの形成が甚だ厄介でかつ集積度を下げることに
なるから、これは−側に築めるのが得策である。
大、小トランジスタのアレイを作るという点のみからは
ＣＭＯ３基本セル２１．３１を第４図のように縦方向に
並べることも考えられるが、ＭＯＳトランジスタのゲー
トＧ１ソース・ドレインＳＤの各幅（縦方向の長さ）は
大、小トランジスタで余り差がなく、差があるのばｇｍ
との関係で長さく横方向の長さ）であるから、縦方向配
列では小サイズのＣＭＯ３基本セル３１の両端に未使用
領域３２が残り、面積的に不利である。
ＣＭＯ３基本セル２１．３１を第４図のように縦方向に
並べることも考えられるが、ＭＯＳトランジスタのゲー
トＧ１ソース・ドレインＳＤの各幅（縦方向の長さ）は
大、小トランジスタで余り差がなく、差があるのばｇｍ
との関係で長さく横方向の長さ）であるから、縦方向配
列では小サイズのＣＭＯ３基本セル３１の両端に未使用
領域３２が残り、面積的に不利である。
このように大サイズのトランジスタアレイ２０と小サイ
ズのトランジスタアレイ３０を対にして形成しておくと
、例えばインバータ２個でフリップフロップを構成する
場合、出力段は大サイズの基本セル２１を１個（０ＭＯ
３であるからトランジスタ数は２）、そして内部ゲート
（ランチ又は帰還用のインバータ）には小サイズの基本
セルを１個用いればよいので、面積を狭くて済み、且つ
回路の特性も改善される。
ズのトランジスタアレイ３０を対にして形成しておくと
、例えばインバータ２個でフリップフロップを構成する
場合、出力段は大サイズの基本セル２１を１個（０ＭＯ
３であるからトランジスタ数は２）、そして内部ゲート
（ランチ又は帰還用のインバータ）には小サイズの基本
セルを１個用いればよいので、面積を狭くて済み、且つ
回路の特性も改善される。
大トランジスタアレイと小トランジスタアレイを並置す
ると、横方向の配線で各々の基本セルを接続するケース
が頻繁に生じることが予想される。
ると、横方向の配線で各々の基本セルを接続するケース
が頻繁に生じることが予想される。
第５図はか−る要求に応えられるようにしたゲートアレ
イで、大５小トランジスタの基本セル２１及び３１に跨
って横方向に延びる配線３５を各基本セルの境界に配置
しである。このようにしておくと、例えばグランド線は
基本セル２１と３１の境界に沿って縦方向に走らせて両
セルで共用し、電源線は基本セル２１の左端に沿って縦
方向に走らせて該基本セル２１でこれを利用しかつ横方
向配線３５で基本セル３１側へ引込んで該セル３１でも
該電源線を共用することができ、配線が容易になる。横
方向配線３５としては多結晶シリコン線などが適当であ
る。
イで、大５小トランジスタの基本セル２１及び３１に跨
って横方向に延びる配線３５を各基本セルの境界に配置
しである。このようにしておくと、例えばグランド線は
基本セル２１と３１の境界に沿って縦方向に走らせて両
セルで共用し、電源線は基本セル２１の左端に沿って縦
方向に走らせて該基本セル２１でこれを利用しかつ横方
向配線３５で基本セル３１側へ引込んで該セル３１でも
該電源線を共用することができ、配線が容易になる。横
方向配線３５としては多結晶シリコン線などが適当であ
る。
尚、具体例では０ＭＯ３について述べたが、バイポーラ
のゲートアレイにも本発明を適用することができる。
のゲートアレイにも本発明を適用することができる。
発明の効果
以上述べたように本発明によれば、予めサイズの異なる
トランジスタアレイを２種類形成しであるので、必要と
される駆動能力に応じて大小を使い分けることができる
。この結果、論理回路の特性を向上させることができる
と共に、集積度を向上させ得る利点がある。
トランジスタアレイを２種類形成しであるので、必要と
される駆動能力に応じて大小を使い分けることができる
。この結果、論理回路の特性を向上させることができる
と共に、集積度を向上させ得る利点がある。
第１図は本発明の一実施例を示す概略平面図、第２図は
その要部の拡大図、第３図は更に第２図の一部を具体的
に示す平面パターン図、第４図は対比するために示した
面積効率の悪い平面パターン図、第５図は本発明の他の
実施例を示す概略平面図である。 図中、１０はゲートアレイチップ、２０は大トランジス
タアレイ、２１は大トランジスタ基本セル、３０は小ト
ランジスタアレイ、３１は小トランジスタ基本セル、４
０は配線領域である。
その要部の拡大図、第３図は更に第２図の一部を具体的
に示す平面パターン図、第４図は対比するために示した
面積効率の悪い平面パターン図、第５図は本発明の他の
実施例を示す概略平面図である。 図中、１０はゲートアレイチップ、２０は大トランジス
タアレイ、２１は大トランジスタ基本セル、３０は小ト
ランジスタアレイ、３１は小トランジスタ基本セル、４
０は配線領域である。
Claims (1)
- 半導体チップにトランジスタアレイを形成しておき、そ
の後の配線工程で所要とするロジック回路を構成する半
完成品のゲートアレイ型集積回路において、大サイズの
トランジスタアレイの隣りに近接して小サイズのトラン
ジスタアレイを形成し、かかる大小トランジスタアレイ
対を相互間に配線領域を残して複数列形成してなること
を特徴とする“ゲートアレイ型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173736A JPS6065546A (ja) | 1983-09-20 | 1983-09-20 | ゲ−トアレイ型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173736A JPS6065546A (ja) | 1983-09-20 | 1983-09-20 | ゲ−トアレイ型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065546A true JPS6065546A (ja) | 1985-04-15 |
| JPH0479145B2 JPH0479145B2 (ja) | 1992-12-15 |
Family
ID=15966175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173736A Granted JPS6065546A (ja) | 1983-09-20 | 1983-09-20 | ゲ−トアレイ型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065546A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207148A (ja) * | 1987-02-24 | 1988-08-26 | Fujitsu Ltd | マスタスライス型半導体集積回路 |
| JPS6424443A (en) * | 1987-07-21 | 1989-01-26 | Nec Corp | Gate array |
| JPH01204444A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 半導体集積回路 |
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| JPH02177456A (ja) * | 1988-12-28 | 1990-07-10 | Oki Electric Ind Co Ltd | ゲートアレイの基本セル |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
| US5038192A (en) * | 1989-04-28 | 1991-08-06 | International Business Machines Corporation | Gate array cell having FETs of different and optimized sizes |
| JPH0513730A (ja) * | 1991-06-29 | 1993-01-22 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓゲートアレイ方式半導体集積回路装置 |
| US5598347A (en) * | 1992-04-27 | 1997-01-28 | Nec Corporation | Layout method for designing an integrated circuit device by using standard cells |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5689267U (ja) * | 1979-12-13 | 1981-07-16 | ||
| JPS57148363A (en) * | 1981-03-11 | 1982-09-13 | Toshiba Corp | Gate array |
| JPS5851536A (ja) * | 1981-09-24 | 1983-03-26 | Ricoh Co Ltd | マスタスライスチツプ |
| JPS59163836A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
-
1983
- 1983-09-20 JP JP58173736A patent/JPS6065546A/ja active Granted
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| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
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| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479145B2 (ja) | 1992-12-15 |
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